Поток FIFO

Управляйте противодавлением между аппаратной логикой и восходящим интерфейсом данных

Библиотека:
SoC Blockset / Аппаратная Возможность соединения Логики

Описание

Блок Stream FIFO управляет противодавлением от аппаратной логики до восходящего интерфейса данных. Это также управляет потоком между восходящими и нисходящими интерфейсами данных аппаратной логики. Интегрируйте этот блок как конфигурируемый блок (FIFO) метода "первым пришел - первым вышел" для приложений потока данных AXI4. Блок позволяет вам сконфигурировать свою глубину и установить его почти полное пороговое значение.

Порты

Входной параметр

развернуть все

`dataIn` — Введите потоковые данные
скаляр

Введите потоковые данные из источника данных. Задайте это значение как скаляр.

`dValidIn` — Индикация относительно допустимых входных потоковых данных
Булев скаляр

Управляющий сигнал, который указывает, допустимы ли входные потоковые данные из источника данных. Когда этим значением является (TRUE) 1, блок принимает значения на порте dataIn. Когда этим значением является (FALSE) 0, блок игнорирует значения на порте dataIn.

Типы данных: Boolean

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

Управляющий сигнал, который указывает, может ли блок отправить потоковые данные в нисходящий интерфейс. Когда этим значением является (TRUE) 1, нисходящий интерфейс готов, и блок может отправить потоковые данные. Когда этим значением является (FALSE) 0, нисходящий интерфейс не готов, и блок не может отправить потоковые данные.

Типы данных: Boolean

Вывод

развернуть все

`dataOut` — Данные о потоке вывода
скаляр

Данные о потоке вывода к нисходящему интерфейсу. Тип данных этого выходные данные совпадает с типом данных входных данных.

`dValidOut` — Индикация относительно допустимых данных о потоке вывода
Булев скаляр

Управляющий сигнал, который указывает, допустимы ли данные о потоке вывода. Когда этим значением является (TRUE) 1, данные о потоке вывода по порту dataOut допустимы. Когда этим значением является (FALSE) 0, данные о потоке вывода по порту dataOut не допустимы.

Типы данных: Boolean

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

Управляющий сигнал, который указывает, готов ли блок получить потоковые данные из восходящего интерфейса. Когда этим значением является (TRUE) 1, блок готов принять потоковые данные из восходящего интерфейса. Когда этим значением является (FALSE) 0, блок не готов принять потоковые данные из восходящего интерфейса.

Типы данных: Boolean

Параметры

развернуть все

`Depth of FIFO` — Глубина FIFO
`16` (значение по умолчанию) | положительное целое число

Задайте глубину FIFO. Это значение должно быть положительным целым числом и является максимальным количеством записей, которые могут быть буферизованы, прежде чем данные пропущены.

`Almost full threshold` — Почти полное пороговое значение
`8` (значение по умолчанию) | положительное целое число

Задайте значение, которое утверждает сигнал противодавления от блока до источника данных.

Чтобы постараться не пропускать данные, установите значение, позволяющее источник данных достаточно времени реагировать на противодавление. Это значение должно быть положительным целым числом и меньший, чем глубина FIFO.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Чтобы автоматически сгенерировать HDL-код для вашего проекта и выполниться на устройстве SoC, используют инструмент SoC Builder. Смотрите Генерируют Проект SoC.

Документация

Поток FIFO

Описание

Порты

Входной параметр

`dataIn` — Введите потоковые данные
скаляр

`dValidIn` — Индикация относительно допустимых входных потоковых данных
Булев скаляр

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

Вывод

`dataOut` — Данные о потоке вывода
скаляр

`dValidOut` — Индикация относительно допустимых данных о потоке вывода
Булев скаляр

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

Параметры

`Depth of FIFO` — Глубина FIFO
`16` (значение по умолчанию) | положительное целое число

`Almost full threshold` — Почти полное пороговое значение
`8` (значение по умолчанию) | положительное целое число

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Преобразуйте алгоритмы с плавающей точкой в фиксированную точку с помощью Fixed-Point Designer™.

Смотрите также

Введенный в R2019a

Документация SoC Blockset

Поддержка

Документация

Поток FIFO

Описание

Порты

Входной параметр

dataIn — Введите потоковые данные скаляр

dValidIn — Индикация относительно допустимых входных потоковых данных Булев скаляр

rdyFromDown — Готовый сигнал от нисходящего интерфейса Булев скаляр

Вывод

dataOut — Данные о потоке вывода скаляр

dValidOut — Индикация относительно допустимых данных о потоке вывода Булев скаляр

rdyToUp — Готовый сигнал к восходящему интерфейсу Булев скаляр

Параметры

Depth of FIFO — Глубина FIFO 16 (значение по умолчанию) | положительное целое число

Almost full threshold — Почти полное пороговое значение 8 (значение по умолчанию) | положительное целое число

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки Преобразуйте алгоритмы с плавающей точкой в фиксированную точку с помощью Fixed-Point Designer™.

Смотрите также

Введенный в R2019a

Документация SoC Blockset

Поддержка

`dataIn` — Введите потоковые данные
скаляр

`dValidIn` — Индикация относительно допустимых входных потоковых данных
Булев скаляр

`rdyFromDown` — Готовый сигнал от нисходящего интерфейса
Булев скаляр

`dataOut` — Данные о потоке вывода
скаляр

`dValidOut` — Индикация относительно допустимых данных о потоке вывода
Булев скаляр

`rdyToUp` — Готовый сигнал к восходящему интерфейсу
Булев скаляр

`Depth of FIFO` — Глубина FIFO
`16` (значение по умолчанию) | положительное целое число

`Almost full threshold` — Почти полное пороговое значение
`8` (значение по умолчанию) | положительное целое число

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Преобразуйте алгоритмы с плавающей точкой в фиксированную точку с помощью Fixed-Point Designer™.