ASCII, Кодирующий/Декодирующий Пересинхронизирующий Петлевой Тест (С Блоками Основной платы)

Эта модель показывает способность блока FIFO Read HDRS ресинхронизировать, будучи неоднократно отключенным, а также способность разрешить ошибки такой как тогда, когда сообщение только частично завершено в то время, когда чтение предпринято.

Блок switch чередуется между первыми и последними частями сообщения на последовательных шагах расчета. Это подражает худшему варианту развития событий, где модель обновляет, прежде чем конструкция сообщения завершена. В результате иногда только часть сообщения получена. Второй импульсный генератор поочередно включает и отключает блок FIFO Read HDRS.

Определите объем 1, изображает в виде графика декодируемые данные о синусоиде, полученные на каждом временном шаге. Когда блок Pulse Generator1 выводит 0, количество от блока FIFO Read HDRS 0. Когда это выводит 1, чтение нагоняет путем выбрасывания дополнительных данных и возвращает последнее полное значение, найденное в FIFO. Определите объем 2, указывает, когда новые данные присутствуют.

Протестировать эту модель:

  1. Целевой компьютер должен иметь два COM-порта.

  2. Соедините COM1 с COM2 с нуль-модемным кабелем.

Этот пример сконфигурирован, чтобы использовать последовательные порты основной платы (COM1 и COM2). Можно также использовать COM3 и COM4 путем изменения настройки платы в блоках Основной платы. Другие последовательные блоки могли использоваться вместо блоков Основной платы. Например, одна 4 блокировки порта Quatech® могли использоваться, посредством чего вы отправляете на порте 1 и получаете на порте 2.

open_system(fullfile(matlabroot,'toolbox','rtw','targets','xpc','xpcdemos','xpcserialbaseboardasciisplit'));

Для просмотра документации необходимо авторизоваться на сайте