BPSK Modulator Baseband

Модулируйте использующий бинарный метод манипулирования сдвига фазы

Библиотека

PM, в подбиблиотеке Digital Baseband Модуляции

Описание

Блок BPSK Modulator Baseband модулирует использование бинарного метода манипулирования сдвига фазы. Выход представляет собой репрезентацию модулированного сигнала.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины. Входной параметр должен быть дискретным двоичным сигналом. Если входной бит 0 или 1, соответственно, то модулируемый символ является exp (jθ) или-exp (jθ), соответственно, где θ представляет параметр Phase offset.

Для получения информации о типах данных, которые поддерживает каждый порт блока см. таблицу Supported Data Types на этой странице.

Визуализация созвездия

Блок BPSK Modulator Baseband предусматривает возможность визуализировать сигнальное созвездие из маски блока. Эта функция Constellation Visualization позволяет вам визуализировать сигнальное созвездие для конкретных параметров блока. Для получения дополнительной информации смотрите раздел Constellation Visualization Руководства пользователя Communications Toolbox™.

Диалоговое окно

Phase offset (rad): Фаза нулевой точки сигнального созвездия.

Output data type

Тип выходных данных может быть установлен в doubleединственный, Fixed-point, User-defined, или Inherit via back propagation.

Установка этого параметра на Fixed-point или User-defined включает поля, в которых можно далее задать детали. Установка этого параметра на Inherit via back propagation, устанавливает тип выходных данных и масштабирующийся совпадать со следующим блоком.

Output word length

Указание размера слова, в битах, для типа выходных данных с фиксированной точкой. Этот параметр только отображается, когда вы выбираете Fixed-point для параметра Output data type.

Set output fraction length to

Задайте масштабирование фиксированной точки, выведенной любым из следующих двух методов:

Выберите Best precision чтобы иметь выход, масштабирующийся автоматически, устанавливает таким образом, что выходной сигнал имеет самую лучшую точность.
Выберите User-defined задавать выход, масштабирующийся в параметре Output fraction length.

Этот параметр только отображается, когда вы выбираете Fixed-point для параметра Output data type или когда вы выбираете User-defined и заданный тип выходных данных является типом данных с фиксированной точкой.

User-defined data type

Задает любой встроенный или тип данных с фиксированной точкой со знаком. Можно задать типы данных с фиксированной точкой с помощью sfix, sint, sfrac, и fixdt функции от Fixed-Point Designer™. Этот параметр только отображается, когда вы выбираете User-defined для параметра Output data type.

Output fraction length

Для типов выходных данных фиксированной точки задайте количество дробных битов или битов справа от двоичной точки. Этот параметр только отображается, когда вы выбираете Fixed-point или User-defined для параметра Output data type и User-defined для параметра Set output fraction length to.

Поддерживаемые типы данных

Порт	Поддерживаемые типы данных
Входной параметр	Плавающая точка двойной точности Плавающая точка с одинарной точностью Булевская переменная 8-, 16-, и 32-битные целые числа со знаком 8-, 16-, и 32-битное беззнаковое целое ufix (1)
Вывод	Плавающая точка двойной точности Плавающая точка с одинарной точностью Фиксированная точка (подписался только),

Парный блок

BPSK Demodulator Baseband

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

BPSK Modulator Baseband

Библиотека

Описание

Визуализация созвездия

Диалоговое окно

Поддерживаемые типы данных

Парный блок

Смотрите также

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Документация

BPSK Modulator Baseband

Библиотека

Описание

Визуализация созвездия

Диалоговое окно

Поддерживаемые типы данных

Парный блок

Смотрите также

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.