General Multiplexed Deinterleaver

Восстановите упорядоченное расположение символов с помощью сдвиговых регистров заданной задержки

Библиотека

Сверточная подбиблиотека Перемежения

Описание

Блок General Multiplexed Deinterleaver восстанавливает исходное упорядоченное расположение последовательности, которая была чередована с помощью блока General Multiplexed Interleaver.

В типичном использовании параметры в двух блоках имеют те же значения. В результате параметр Interleaver delay, V, задает задержки каждого сдвигового регистра в соответствующем interleaver, так, чтобы задержками сдвиговых регистров deinterleaver был на самом деле max(V)-V.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины, который может быть действительным или комплексным. Выходной сигнал имеет тот же шаг расчета как входной сигнал.

Блок может принять типы данных int8uint8int16uint16int32uint32, booleanединственный'double', и фиксированная точка. Тип данных выхода совпадет с типом данных входного сигнала.

Параметры

Interleaver delay (samples): Вектор, который перечисляет количество символов, которые помещаются в каждый сдвиговый регистр соответствующего interleaver. Длина этого вектора является количеством сдвиговых регистров.
Initial conditions: Значения, которые заполняют каждый сдвиговый регистр, когда симуляция начинается.

Парный блок

General Multiplexed Interleaver

Ссылки

[1] Heegard, Крис и Стивен Б. Викер. Турбокодирование. Бостон: Kluwer академические издатели, 1999.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Реализация для блока General Multiplexed Deinterleaver является базирующимся сдвиговым регистром. Если вы хотите подавить генерацию логики сброса, установите параметр реализации ResetType tonone.

Когда вы устанавливаете ResetType к none, сброс не применяется к сдвиговым регистрам. Когда регистры не полностью загружаются, несоответствия между Simulink^® и сгенерированным кодом происходят для некоторого количества выборок во время начальной фазы. Чтобы избежать побочных ошибок испытательного стенда, определите количество выборок, требуемых заполнять сдвиговые регистры. Установите опцию Ignore output data checking (number of samples) соответственно. (Если вы используете интерфейс командной строки, можно использовать IgnoreDataChecking свойство с этой целью.)

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавите генерацию логики сброса. Значением по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Смотрите также

Блоки

Convolutional Deinterleaver | General Multiplexed Interleaver | Helical Deinterleaver

Документация

General Multiplexed Deinterleaver

Библиотека

Описание

Параметры

Парный блок

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Документация

General Multiplexed Deinterleaver

Библиотека

Описание

Параметры

Парный блок

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.