General Multiplexed Interleaver

Переставьте вводимые символы с помощью набора сдвиговых регистров с заданными задержками

Библиотека

Сверточная подбиблиотека Перемежения

Описание

Блок General Multiplexed Interleaver переставляет символы во входном сигнале. Внутренне, это использует набор сдвиговых регистров, каждого с его собственным значением задержки.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины, который может быть действительным или комплексным. Сигналы ввода и вывода имеют тот же шаг расчета.

Блок может принять типы данных int8uint8int16uint16int32uint32, booleanединственный'double', и фиксированная точка. Выходной сигнал имеет совпадающий тип данных как входной сигнал.

Параметры

Interleaver delay (samples)

Вектор-столбец, перечисляющий количество символов, которые помещаются в каждый сдвиговый регистр. Длина этого вектора является количеством сдвиговых регистров. (В основанном на выборке режиме это может также быть вектор-строка.)

Initial conditions

Значения, которые заполняют каждый сдвиговый регистр в начале симуляции.

Если Initial conditions является скаляром, то его значение заполняет все сдвиговые регистры. Если Initial conditions является вектор-столбцом, то каждая запись заполняет соответствующий сдвиговый регистр. (В основанном на выборке режиме Initial conditions может также быть вектором-строкой.), Если данный сдвиговый регистр имеет нулевую задержку, то значение соответствующей записи в векторе Initial conditions неважно.

Парный блок

General Multiplexed Deinterleaver

Ссылки

[1] Heegard, Крис и Стивен Б. Викер. Турбокодирование. Бостон: Kluwer академические издатели, 1999.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Реализация для блока General Multiplexed Interleaver является базирующимся сдвиговым регистром. Если вы хотите подавить генерацию логики сброса, установите параметр реализации ResetType to'none'.

Когда вы устанавливаете ResetType to'none', сброс не применяется к сдвиговым регистрам. Несоответствия между Simulink^® и сгенерированным кодом происходят для некоторого количества выборок во время начальной фазы, когда регистры не полностью загружаются. Чтобы избежать побочных ошибок испытательного стенда, определите количество выборок, требуемых заполнять сдвиговые регистры. Затем установите опцию Ignore output data checking (number of samples) соответственно. (Можно использовать IgnoreDataChecking свойство с этой целью, если вы используете интерфейс командной строки.)

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавите генерацию логики сброса. Значением по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Смотрите также

Блоки

Convolutional Interleaver | General Multiplexed Deinterleaver | Helical Interleaver

Документация

General Multiplexed Interleaver

Библиотека

Описание

Параметры

Парный блок

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Документация

General Multiplexed Interleaver

Библиотека

Описание

Параметры

Парный блок

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Блоки

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.