Viterbi Decoder

Декодируйте convolutionally закодированные данные с помощью алгоритма Viterbi

Библиотека

Сверточная подбиблиотека Выявления ошибок и Коррекции

Описание

Блок Viterbi Decoder декодирует вводимые символы, чтобы произвести символы двоичного выхода. Этот блок может обработать несколько символов за один раз для более быстрой производительности.

Этот блок может вывести последовательности, которые варьируются по длине в процессе моделирования. Для получения дополнительной информации о последовательностях, которые варьируются по длине или сигналам переменного размера, смотрите Основы Сигнала Переменного Размера (Simulink).

Размеры ввода и вывода

Если сверточный код использует алфавит ²ⁿ возможные символы, длина входного вектора этого блока является L*n для некоторого положительного целочисленного L. Точно так же, если декодируемые данные используют алфавит ^2k возможных выходных символов, длина выходного вектора этого блока является L*k.

Этот блок принимает на вход сигнал в виде вектора - столбца или скалярной величины с любым положительным целочисленным значением для L. Для входных параметров переменного размера L может варьироваться в процессе моделирования. Операцией блока управляет параметр режима работы.

Для получения информации о типах данных, которые поддерживает каждый порт блока см. таблицу Supported Data Types на этой странице.

Входные значения и типы решения

Записи входного вектора являются или биполярными, бинарными, или целочисленными данными, в зависимости от параметра Decision type.

Параметр типа решения Возможные записи во входе декодера Интерпретация значений Метрическое вычисление ветви

Параметр типа решения	Возможные записи во входе декодера	Интерпретация значений	Метрическое вычисление ветви
`Unquantized`	Вещественные числа	Положительный действительный: логический нуль Отрицательный действительный: логическая единица	Евклидово расстояние
`Hard Decision`	0, 1	0: логический нуль 1: логическая единица	Расстояние Хемминга
`Soft Decision`	Целые числа между 0 и ^2b-1, где b является параметром Number of soft decision bits.	0: самое уверенное решение для логического нуля ^2b-1: самое уверенное решение для логической единицы Другие значения представляют менее уверенные решения.	Расстояние Хемминга

Unquantized

Вещественные числа

Положительный действительный: логический нуль

Отрицательный действительный: логическая единица

Евклидово расстояние

Hard Decision

0, 1

0: логический нуль

1: логическая единица

Расстояние Хемминга

Soft Decision

Целые числа между 0 и ^2b-1, где b является параметром Number of soft decision bits.

0: самое уверенное решение для логического нуля

^2b-1: самое уверенное решение для логической единицы

Другие значения представляют менее уверенные решения.

Расстояние Хемминга

Чтобы проиллюстрировать мягкую ситуацию с решением более явным образом, следующая таблица приводит интерпретации значений для 3-битных мягких решений.

Входное значение	Интерпретация
0	Самый уверенный нуль
1	Второй самый уверенный нуль
2	Третий самый большой уверенный нуль
3	Наименее уверенный нуль
4	Наименее уверенный
5	Третий самый большой уверенный
6	Второй самый уверенный
7	Самый уверенный

Режимы работы для входных параметров

Блок Декодера Витерби имеет три возможных метода для перехода между последовательными входными кадрами. Средства управления параметром Operation mode, который метод использование блока:

В Continuous режим, блок сохраняет свою метрику внутреннего состояния в конце каждого входа для использования со следующей системой координат. Каждый traceback путь обработан независимо.
В Truncated режим, блок обрабатывает каждый вход независимо. traceback путь запускается в состоянии с лучшей метрики и всегда заканчивается во все-нулевом состоянии. Этот режим является соответствующим, когда соответствующему блоку Convolutional Encoder установили его Operation mode на Truncated (reset every frame).
В Terminated режим, блок обрабатывает каждый вход независимо, и traceback путь всегда запускается и заканчивается во все-нулевом состоянии. Этот режим является соответствующим, когда незакодированный сигнал сообщения (то есть, вход с соответствующим блоком Convolutional Encoder) имеет достаточно нулей в конце каждого входа, чтобы заполнить все регистры памяти энкодера feedforward. Если энкодер имеет k введите потоки и вектор продолжительности ограничения constr (использование полиномиального описания), “достаточно” означает k*max(constr-1). Для энкодеров обратной связи этот режим является соответствующим, если соответствующему блоку Convolutional Encoder установили Operation mode на Terminate trellis by appending bits.

Примечание

Когда этот блок выводит последовательности, которые варьируются по длине в процессе моделирования, и вы устанавливаете Operation mode на Truncated или Terminated, состояние блока сбрасывает на каждом входном временном шаге.

Используйте Continuous режим, когда входной сигнал содержит только один символ.

Глубина Traceback и декодирующий задержку

Параметр Traceback depth, D, влияет на задержку декодирования. Задержка декодирования является количеством нулевых символов, которые предшествуют первому декодируемому символу в выходе.

Если вы устанавливаете Operation mode на Continuous, задержка декодирования состоит из нулевых символов D
Если параметр Operation mode устанавливается на Truncated или Terminated, нет никакой выходной задержки, и параметр Traceback depth должен быть меньше чем или равен количеству символов в каждом входе.

Как общая оценка, значение Traceback depth приблизительно два - три раза (k – 1) / (1 – r), где k является продолжительностью ограничения кода, и r является уровнем кода [7]. Например:

Уровень 1/2 код имеет Traceback depth 5 (k – 1).
Уровень 2/3 код имеет Traceback depth 7,5 (k – 1).
Уровень 3/4 код имеет Traceback depth 10 (k – 1).
Уровень 5/6 код имеет Traceback depth 15 (k – 1).

Сбросьте порт

Порт сброса применим только, когда параметр Operation mode устанавливается на Continuous. Выбор Enable reset input port дает блоку дополнительный входной порт, пометил Rst. Когда Rst вход является ненулевым, декодер возвращается к своему начальному состоянию путем конфигурирования его внутренней памяти можно следующим образом:

Обнуляет все-нули, утверждают метрику.
Наборы все другие метрики состояния к максимальному значению.
Обнуляет traceback память.

Используя порт сброса на этом блоке походит на установку Operation mode в блоке Convolutional Encoder к Reset on nonzero input via port.

Порт сброса поддерживает double или boolean введенные сигналы.

Схема потока сигналов фиксированной точки

Существует три основных компонента к Viterbi, декодирующему алгоритм. Они - метрический расчет ветви (BMC), добавляют - сравнивают и выбирают (ACS) и traceback, декодирующий (TBD). Следующая схема иллюстрирует поток сигналов для k/n кода уровня.

Как пример схемы BMC, 1/2 уровня, nsdec = 3 потока сигналов были бы следующие.

$\begin{matrix} W L = n s d e c + n - 1 \\ n = 2 \Rightarrow W L = 4 \end{matrix}$

Компонент ACS обычно иллюстрируется как показано в следующей схеме.

Где WL2 задан на маске пользователем.

В блок-схемах выше, inNT, bMetNT, stMetNT, и outNT является numerictype объектами, и bMetFIMATH и stMetFIMATH, является fimath объекты.

Проколите примеры шаблона

Для некоторых обычно используемых шаблонов прокола для определенных уровней и полиномов, смотрите последние три ссылки.

Фиксированная точка Viterbi декодирование примеров

Следующие две модели в качестве примера демонстрируют блок Декодера Витерби фиксированной точки, используемый и в трудно - и в мягкое решение сверточное декодирование.

Если вы читаете эту страницу с описанием в MATLAB^® Help Browser, нажмите Fixed-point Hard-Decision Viterbi Decoding и Fixed-point Soft-Decision Viterbi Decoding, чтобы открыть модели. Они могут также быть найдены как doc_fixpt_vitharddec.mdl и doc_fixpt_vitsoftdec.mdl под help\toolbox\comm\examples.

Размещение мягкого примера модели выбора решения также похоже на существующий пример документа на Декодировании Мягкого Решения, которое может быть найдено в help\toolbox\comm\examples\doc_softdecision.mdl

Цель этой модели состоит в том, чтобы подсветить атрибуты моделирования фиксированной точки Декодера Витерби, с помощью знакомого размещения.

Обзор симуляций

Эти две симуляции имеют подобную структуру и есть больше всего общие параметры. Источник данных производит случайную двоичную последовательность, которая convolutionally закодирована, BPSK, модулируемый, и прошла через канал AWGN.

Сверточный энкодер сконфигурирован как уровень 1/2 энкодер. Для каждых 2 битов энкодер добавляет еще 2 избыточных бита. Чтобы разместить это и добавить правильное количество шума, параметр Eb/No (dB) блока AWGN в действительности разделен на два путем вычитания 10*log10 (2).

Для случая трудного решения демодулятор BPSK производит трудные решения в получателе, которые передаются на декодер.

Для случая мягкого решения демодулятор BPSK производит мягкие решения, в получателе, с помощью отношения логарифмической правдоподобности. Эти мягкие выходные параметры 3-битные квантованный и переданный на декодер.

После декодирования симуляция сравнивает полученные декодируемые символы с исходными переданными символами для того, чтобы вычислить частоту ошибок по битам. Концы симуляции после обработки 100 битовых ошибок или 1e6 биты, какой бы ни на первом месте.

Моделирование фиксированной точки

Моделирование фиксированной точки включает битно-истинные симуляции, которые учитывают факторы аппаратной реализации и динамический диапазон данных/параметров. Например, если целевой компьютер является микропроцессором DSP, некоторые возможные размеры слова равняются 8, 16, или 32 бита, тогда как, если целевой компьютер является ASIC или FPGA, может быть больше гибкости в выборе размера слова.

Чтобы включить фиксированной точке декодирование Viterbi, вход блока должен иметь тип ufix1 (беззнаковое целое размера слова 1) для трудных решений. На основе этого входа (или 0 или 1), внутренние метрики ветви вычисляются с помощью беззнакового целого размера слова = (количество выходных битов), как задано структурой решетки (который равняется 2 для примера трудного решения).

Для мягких решений вход блока должен иметь тип ufixN (беззнаковое целое размера слова N), где N является количеством битов мягкого решения, чтобы включить декодирование фиксированной точки. Входные параметры блока должны быть целыми числами в области значений 0 к ^2N-1. Внутренние метрики ветви вычисляются с помощью беззнакового целого размера слова = (N + количество выходных битов - 1), как задано структурой решетки (который равняется 4 для примера мягкого решения).

State metric word length задан пользователем и обычно должен быть больше метрического размера слова ветви, уже вычисленного. Можно настроить это, чтобы быть самым подходящим значением (на основе оборудования и/или факторов данных) путем рассмотрения записанных данных для системы.

Включите логгирование путем выбора Analysis > Fixed-Point Tool. В графический интерфейсе пользователя Установки Фиксированной точки, набор Fixed-point instruments mode к Minimums, maximums and overflows, и повторно выполненный симуляция. Если вы видите переполнение, это подразумевает, что данные не помещались в выбранный контейнер. Вы могли или увеличить размер размера слова (если ваше оборудование позволяет его), или попытайтесь масштабировать данные до обработки его. На основе минимальных и максимальных значений данных вы также можете определить, имеет ли выбранный контейнер соответствующий размер.

Попробуйте рабочие симуляции различными значениями State metric word length, чтобы понять его эффект на алгоритме. Необходимо смочь сузить параметр к подходящему значению, которое не оказывает неблагоприятного влияния на результаты BER.

Сравнения с данными с двойной точностью

Чтобы запустить ту же модель с данными о двойной точности, Выберите Analysis > Fixed-Point Tool. В графический интерфейсе пользователя Fixed-Point Tool выберите Data type override, чтобы быть Double. Этот выбор заменяет все настройки типа данных во всех блоках, чтобы использовать двойную точность. Для блока Viterbi Decoder, когда Output type был установлен в Boolean, этот параметр должен также быть установлен, чтобы удвоиться.

После симуляции модели обратите внимание, что результатами BER и фиксированной точки с двойной точностью является то же самое. Они - то же самое, потому что параметры фиксированной точки для модели были выбраны, чтобы избежать любой потери точности все еще будучи самыми эффективными.

Сравнения между твердым и декодированием Мягкого Решения

Эти две модели настраиваются, чтобы запуститься из BERTool, чтобы сгенерировать кривую симуляции, которая сравнивает производительность BER для трудного решения по сравнению с декодированием мягкого решения.

Сгенерировать результаты симуляции для doc_fixpt_vitharddec.mdl, сделайте следующее:

Введите bertool в командной строке MATLAB.
Перейдите к панели Monte Carlo.
Установите Eb/No range на 2:5.
Установите Simulation model на doc_fixpt_vitharddec.mdl. Убедитесь, что модель находится на пути.
Установите BER variable name на BER.
Установите Number of errors на 100, и Number of bits к 1e6.
Нажмите Run, и график сгенерирован.

Сгенерировать результаты симуляции для doc_fixpt_vitsoftdec.mdl, только измените Simulation model на шаге 4 и нажмите Run.

Заметьте, что как ожидалось 3-битное декодирование мягкого решения лучше, чем декодирование трудного решения, примерно в размере 1,7 дБ, и не 2 дБ, как обычно цитируется. Различие в ожидаемых результатах могло быть приписано несовершенному квантованию мягких выходных параметров от демодулятора.

Параметры

Trellis structure

Структура MATLAB, которая содержит описание решетки сверточного энкодера. Используйте то же значение здесь и в соответствующем блоке Convolutional Encoder.

Punctured code

Установите этот флажок, чтобы задать проколотый входной код. Поле, Punctured code, появляется.

Puncture vector

Постоянный вектор шаблона прокола используется в передатчике (энкодер). Вектор прокола является шаблоном 1s и 0s. 0s указывают на проколотые биты. Когда вы выбираете Punctured code, поле Punctured vector появляется.

Enable erasures input port

Когда вы устанавливаете этот флажок, декодер открывается, входной порт пометил Era. Через этот порт можно задать шаблон вектора стирания 1s и 0s, где 1s указывают на стертые биты.

Для этих стираний во входящем потоке данных декодер не обновляет метрику ветви. Ширины и шаги расчета стирания и портов входных данных должны быть тем же самым. Входной порт стирания может иметь тип данных double или Boolean.

Decision type

Задает использование Unquantized, Hard Decision, или Soft Decision для метрического вычисления ветви.

Unquantized решение использует Евклидово расстояние, чтобы вычислить метрики ветви.
Soft Decision и Hard Decision используйте Расстояние Хемминга, чтобы вычислить метрики ветви, где Number of soft decision bits равняется 1.

Number of soft decision bits

Количество мягких битов решения, чтобы представлять каждый вход. Это поле активно только, когда Decision type установлен в Soft Decision.

Error if quantized input values are out of range

Установите этот флажок, чтобы выдать ошибку, когда квантованные входные значения будут вне области значений. Этот флажок активен только, когда Decision type установлен в Soft Decision или Hard Decision.

Traceback depth

Количество решетки переходит, чтобы создать каждый traceback путь.

Operation mode

Метод для перехода между последовательными входными кадрами: Continuous, Terminated, и Truncated.

Примечание

Enable reset input port

Когда вы устанавливаете этот флажок, декодер открывается, входной порт пометил Rst. Обеспечение ненулевого входного значения к этому порту заставляет блок устанавливать свою внутреннюю память на начальное состояние прежде, чем обработать входные данные.

Delay reset action to next time step

Когда вы выбираете эту опцию, сброс блока Viterbi Decoder после декодирования закодированных данных. Эта опция доступна только, когда вы устанавливаете Operation mode на Continuous и выберите Enable reset input port. Необходимо включить эту опцию для поддержки HDL.

Output data type

Типом данных выходного сигнала может быть doubleединственный, booleanint8uint8int16uint16int32uint32, или набор к 'Inherit via internal rule' или 'Smallest unsigned integer'.

Когда установлено в 'Smallest unsigned integer', тип выходных данных выбран на основе настроек, используемых в панели Hardware Implementation диалогового окна Configuration Parameters модели. Если ASIC/FPGA выбран в панели Hardware Implementation, типом выходных данных является ufix(1). Для всех других выборов это - беззнаковое целое с самым маленьким заданным соответствием wordlength символьному значению (например, uint8).

Когда установлено в 'Inherit via internal rule' (настройка по умолчанию), блок выбирает дважды введенные выходные параметры для двойных входных параметров, одно введенные выходные параметры для одних входных параметров, и ведет себя так же к 'Smallest unsigned integer' опция для всех других введенных входных параметров.

Поддерживаемые типы данных

Порт Поддерживаемые типы данных

Порт	Поддерживаемые типы данных
Входной параметр	Плавающая точка двойной точности Плавающая точка с одинарной точностью Булевская переменная для `Hard decision` режим 8-, 16-, и 32-битные целые числа со знаком (для `Hard decision` и `Soft decision` режимы) 8-, 16-, и 32-битное беззнаковое целое (для `Hard decision` и `Soft decision` режимы) ufix (n), где n представляет Number of soft decision bits
Вывод	Плавающая точка двойной точности Плавающая точка с одинарной точностью Булевская переменная 8-, 16-, и 32-битные целые числа со знаком 8-, 16-, и 32-битное беззнаковое целое ufix (1) для `ASIC/FPGA` режим

Входной параметр

Плавающая точка двойной точности
Плавающая точка с одинарной точностью
Булевская переменная для Hard decision режим
8-, 16-, и 32-битные целые числа со знаком (для Hard decision и Soft decision режимы)
8-, 16-, и 32-битное беззнаковое целое (для Hard decision и Soft decision режимы)
ufix (n), где n представляет Number of soft decision bits

Вывод

Плавающая точка двойной точности
Плавающая точка с одинарной точностью
Булевская переменная
8-, 16-, и 32-битные целые числа со знаком
8-, 16-, и 32-битное беззнаковое целое
ufix (1) для ASIC/FPGA режим

Ссылки

[1] Кларк, G. C. Младший и J. Затвор Каин., кодирование с коррекцией ошибок для цифровой связи, Нью-Йорка, нажатия пленума, 1981.

[2] Gitlin, R. D. Дж. Ф. Хейз и С. Б. Вайнштейн, Дэта-Коммуникэйшнс-Принкиплс, Нью-Йорк, пленум, 1992.

[3] Хеллер, J. A. и я. М. Джейкобс, “Viterbi, Декодирующий для Спутника и Космической связи”, Транзакции IEEE на Коммуникационной технологии, Издании COM-19, октябрь 1971, стр 835–848.

[4] Yasuda, Y., и. al., “Высокий показатель проколол сверточные коды для мягкого решения декодирование Viterbi”, Транзакции IEEE на Коммуникациях, Издании COM-32, № 3, стр 315–319, март 1984.

[5] Haccoun, D., и Начинаются, G., “Высокий показатель проколол сверточные коды для Viterbi и последовательного декодирования”, Транзакции IEEE на Коммуникациях, Издании 37, № 11, стр 1113–1125, ноябрь 1989.

[6] Начните, G., et.al., “Дальнейшие результаты на высоком показателе прокололи сверточные коды для Viterbi и последовательного декодирования”, Транзакции IEEE на Коммуникациях, Издании 38, № 11, стр 1922–1928, ноябрь 1990.

[7] Moision, B., “Эмпирическое правило Глубины Усечения для Сверточных кодов”, Теория информации и Семинар Приложений, стр 555–557, 2008.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Примечание

Для декодирования данных, закодированных с усеченными или отключенными режимами или проколотыми кодами, используют блок Viterbi Decoder из LTE HDL Toolbox™.

HDL Coder поддерживает следующие функции блока Viterbi Decoder:

Нерекурсивный энкодер/декодер с решеткой feedforward и простой настройкой генерации сдвигового регистра
Непрерывный режим
Основанный на выборке вход
Уровни декодера от 1/2 до 1/7
Продолжительность ограничения от 3 до 9

Когда Decision type установлен в Soft decision, реализация HDL блока Viterbi Decoder поддерживает входные параметры фиксированной точки и выход. Для входа типом данных с фиксированной точкой должен быть ufixNN количество битов мягкого решения. Встроенные типы данных со знаком (int8int16int32) не поддержаны. Для выхода реализация HDL блока Viterbi Decoder поддерживает поддержанные блоком типы выходных данных.

Когда Decision type установлен в Hard decision, вход поддержек блока с типами данных ufix1 и Boolean. Для выхода реализация HDL блока Viterbi Decoder поддерживает поддержанные блоком типы выходных данных. Реализация HDL блока Viterbi Decoder не поддерживает двойные и один типы входных данных. Блок не поддерживает выход с плавающей точкой для входных параметров фиксированной точки.

Блок Viterbi Decoder декодирует каждый бит путем прослеживания через traceback глубину, которую вы задаете для блока. Блок реализует полный traceback для каждого бита решения, с помощью регистров, чтобы сохранить минимальный индекс состояния и выбор при разветвлении в traceback декодирование модуля. Существует два метода, чтобы оптимизировать traceback логику: конвейерная основанная на регистре реализация или основанная на RAM архитектура. Смотрите генерацию HDL-кода для примера Декодера Витерби.

Основанный на регистре Traceback

Можно указать что traceback декодирование модуля быть конвейерными, чтобы улучшить скорость сгенерированной схемы. Можно добавить конвейерные регистры в traceback модуль путем определения количества этапов traceback на конвейерный регистр.

Используя TracebackStagesPerPipeline параметр реализации, можно сбалансировать производительность схемы на основе системных требований. Меньшее значение параметров указывает на требование, чтобы добавить больше регистров, чтобы увеличить скорость traceback схемы. Увеличение значения параметров приводит к меньшему количеству регистров наряду с уменьшением в скорости схемы.

Основанный на RAM Traceback

Вместо того, чтобы использовать регистры, можно принять решение использовать RAM, чтобы сохранить информацию ветви оставшегося в живых. Кодер не поддерживает Enable reset input port при использовании основанного на RAM traceback.

Щелкните правой кнопкой по блоку и откройте HDL Code> HDL Block Properties. Установите свойство Architecture на RAM-based Traceback.
Дважды кликните блок и установите Traceback depth на маске блока Viterbi Decoder.

Основанный на RAM traceback и основанный на регистре traceback отличаются следующими способами:

Основанная на RAM реализация прослеживает через один набор данных, чтобы найти, что начальное состояние декодирует предыдущий набор данных. Основанная на регистре реализация комбинирует traceback, и декодируйте операции в один шаг. Это использует лучшее состояние, найденное от минимальной операции как начальное состояние декодирования.
Основанная на RAM реализация прослеживает посредством выборок M, декодирует предыдущие биты M в обратном порядке и выпускает один бит в порядке в каждом такте. Основанная на регистре реализация декодирует один бит после полного traceback.

Из-за различий в двух traceback алгоритмах основанная на RAM реализация приводит к различным числовым результатам, чем основанный на регистре traceback. Более долгая traceback глубина, например, 10 раз продолжительность ограничения, рекомендуется в основанном на RAM traceback. Эта глубина достигает подобной частоты ошибок по битам (BER) как основанной на регистре реализации. Размер RAM, требуемого для реализации, зависит от решетки и traceback глубины.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
TracebackStagesPerPipeline	Смотрите основанный на регистре Traceback.

Ограничения

Punctured code: не выбирайте эту опцию. Проколотый код требует основанного на системе координат входа, который не поддерживает HDL Coder.
Decision type: кодер не поддерживает Unquantized тип решения.
Error if quantized input values are out of range: кодер не поддерживает эту опцию.
Operation mode: кодер поддерживает только Continuous режим.
Enable reset input port: Когда вы включаете и Enable reset input port и Delay reset action to next time step, поддержка HDL оказывается. Необходимо выбрать Continuous режим работы, и использует основанный на регистре traceback.
Вы не можете использовать блок Viterbi Decoder в Resettable Synchronous Subsystem.

Документация

Viterbi Decoder

Библиотека

Описание

Размеры ввода и вывода

Входные значения и типы решения

Режимы работы для входных параметров

Примечание

Глубина Traceback и декодирующий задержку

Сбросьте порт

Схема потока сигналов фиксированной точки

Проколите примеры шаблона

Фиксированная точка Viterbi декодирование примеров

Обзор симуляций

Моделирование фиксированной точки

Сравнения с данными с двойной точностью

Сравнения между твердым и декодированием Мягкого Решения

Параметры

Примечание

Поддерживаемые типы данных

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Примечание

Основанный на регистре Traceback

Основанный на RAM Traceback

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Темы

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Документация

Viterbi Decoder

Библиотека

Описание

Размеры ввода и вывода

Входные значения и типы решения

Режимы работы для входных параметров

Примечание

Глубина Traceback и декодирующий задержку

Сбросьте порт

Схема потока сигналов фиксированной точки

Проколите примеры шаблона

Фиксированная точка Viterbi декодирование примеров

Обзор симуляций

Моделирование фиксированной точки

Сравнения с данными с двойной точностью

Сравнения между твердым и декодированием Мягкого Решения

Параметры

Примечание

Поддерживаемые типы данных

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Примечание

Основанный на регистре Traceback

Основанный на RAM Traceback

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Темы

Представлено до R2006a

Документация Communications Toolbox

Поддержка

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.