CIC Decimation HDL Optimized

Десятикратно уменьшите сигнал с помощью каскадного интегрально-гребенчатого фильтра, оптимизированного для генерации HDL-кода

расширьте все на странице

Библиотека:
Поддержка HDL DSP System Toolbox / фильтрация

Описание

Блок CIC Decimation HDL Optimized десятикратно уменьшает входной сигнал при помощи децимирующего фильтра каскадной расчески интегратора (CIC). CIC-фильтры являются классом КИХ-фильтров линейной фазы, состоящих из части расчески и части интегратора. Структура децимирующего фильтра CIC состоит из разделов N каскадных интеграторов, фактора изменения уровня R, и затем разделов N каскадных гребенчатых фильтров. Для получения дополнительной информации о Децимирующем фильтре CIC, см. Алгоритмы.

Блок поддерживает фиксируемую ставку децимации. Это обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода.

Блок поддерживает действительные и комплексные входные параметры фиксированной точки.

Порты

Входной параметр

развернуть все

`data` — Входные данные
скаляр

Входные данные, заданные как целое число со знаком или signed fixed point с размером слова, меньше чем или равным 32.

Типы данных: int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`valid` — Индикация относительно допустимых входных данных
`Boolean` скаляр

Управляющий сигнал, который указывает, допустимо ли входные данные. Когда этим значением является 1 (TRUE), блок получает значения от входного порта data. Когда этим значением является 0 (FALSE), блок игнорирует значения от входного порта data.

Типы данных: Boolean

`reset` — Очищает внутренние состояния
`Boolean` скаляр

Очищает внутренние состояния, заданные как булев скаляр.

Когда этим значением является 1 (TRUE), блок останавливает текущее вычисление и очищает все внутренние состояния. Когда reset является 0 (FALSE) и вход valid 1 (TRUE), блок запускает новую операцию фильтрации.

Зависимости

Чтобы включить этот порт, выберите параметр Enable reset input port.

Типы данных: Boolean

Вывод

развернуть все

`data` — Выходные данные
скаляр

CIC десятикратно уменьшил выходные данные, возвращенные как скаляр.

Можно задать тип выходных данных блока. Смотрите тип Выходных данных.

Типы данных: int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`valid` — Индикация относительно допустимых выходных данных
`Boolean` скаляр

Управляющий сигнал, который указывает, допустимы ли данные из выходного порта data. Когда этим значением является 1 (TRUE), блок возвращает допустимые данные по выходному порту data. Когда этим значением является 0 (FALSE), значения на выходном порте data не допустимы.

Типы данных: Boolean

Параметры

развернуть все

`Decimation factor (R)` — Фактор децимации
2 (значение по умолчанию) | целое число от 2 до 2 048

Задайте уровень фактора децимации, с которым вы хотите десятикратно уменьшить вход как целое число от 2 до 2 048.

`Differential delay (M)` — Дифференциальная задержка
1 (значение по умолчанию) | `2`

Задайте дифференциальную задержку части расчески блока как целое число от 1 до 2.

`Number of sections (N)` — Количество интегратора и разделов расчески
2 (значение по умолчанию) | целое число от 1 до 6

Задайте количество разделов или в части расчески или в части интегратора блока как целое число от 1 до 6.

`Output data type` — Тип данных выхода
`Full precision` (значение по умолчанию) | `Same word length as input` | `Minimum section word lengths`

Выберите тип данных, чтобы представлять выходные данные.

Full precision — Тип выходных данных перебрасывается парой слов длина, равная входному размеру слова плюс биты усиления.
Same word length as input — Тип выходных данных перебрасывается парой слов длина, равная входному размеру слова.
Minimum section word lengths — Тип выходных данных использует размер слова, который вы задаете в параметре Output word length. Когда вы выбираете этот параметр, блок применяет алгоритм Сокращения внутренне. Для получения дополнительной информации о Сокращении алгоритма, см. [1].

`Output word length` — Размер слова выхода
16 (значение по умолчанию) | целое число от 2 до 104

Размер слова выхода, заданного как целое число от 2 до 104.

Примечание

Когда вводимое значение Output word length находится в области значений 2 - 6, существуют возможности переполняемых выходных данных.

Зависимости

Чтобы включить этот параметр, установите параметр Output data type на Minimum section word lengths.

`Enable reset input port` — Сбросьте сигнал
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить входной порт reset.

Примеры модели

Реализуйте децимирующий фильтр CIC для HDL

Используйте блок CIC Decimation HDL Optimized, чтобы отфильтровать и проредить данные. Пример выполняет эти шаги:

Открыть скрипт

Алгоритмы

развернуть все

Децимирующий фильтр CIC

Передаточная функция децимирующего фильтра CIC

$H (z) = {[\sum_{k = 0}^{R M - 1} z^{- k}]}^{N} = \frac{{(1 - z^{- R M})}^{N}}{{(1 - z^{- 1})}^{N}} = \frac{1}{{(1 - z^{- 1})}^{N}} \cdot \frac{{(1 - z^{- R M})}^{N}}{1} = H_{I}^{N} (z) \cdot H_{c}^{N} (z),$

где:

H _я - передаточная функция части интегратора фильтра.
H _C является передаточной функцией части расчески фильтра.
N является количеством разделов. Количество разделов в CIC-фильтре задано как количество разделов или в части расчески или в части интегратора фильтра. Это значение не представляет общее количество разделов в целом фильтре.
R является фактором децимации.
M является дифференциальной задержкой.

Структура CIC-фильтра

Блоку CIC Decimation HDL Optimized показали структуру CIC-фильтра в этом рисунке. Структура состоит из разделов N каскадных интеграторов, фактора изменения уровня R, сопровождаемого разделами N каскадных гребенчатых фильтров [1].

Единичная задержка в части интегратора CIC-фильтра может быть расположена или в feedforward или в пути к обратной связи. Эти две настройки дают к идентичной частотной характеристике фильтра. Однако числовые выходные параметры от этих двух настроек отличаются из-за задержки. Этот блок помещает единичную задержку в путь feedforward интегратора, потому что настройка предпочтена для реализации HDL.

Фиксированная децимация

Блок прореживает этап интегратора выход с помощью R, фиксируемой ставки децимации, предоставленной при помощи параметра Decimation factor (R). На этапе downsampler блок использует в противоречии с количеством допустимые входные выборки, которые зависят от уровня децимации. Блок предоставляет подкошенный выход части расчески.

Тип выходных данных

Этот раздел объясняет как блок выходные параметры на основе выбора типа выходных данных. Давайте возьмем пример, блок с R, M и значениями N 8, 1, и 3, соответственно, с входом width 16. Выходной размер слова вычисляется как:

где:

B _IN является входным размером слова.
B _OUT является выходным размером слова.

Когда вы устанавливаете параметр Output data type на Full precision, блок выходные данные с размером слова 25 путем добавления девяти битов усиления во входной размер слова 16.

Когда вы устанавливаете параметр Output data type на Same word length as input, выходные данные о блоке с размером слова 16, который является тем же самым как входной размер слова 16. Внутренний интегратор и этапы расчески все еще используют тип данных полной точности с 25 битами.

Когда вы устанавливаете параметр Output data type на Minimum section word lengths и Output word length к 16, блок выходные данные с размером слова 16, путем изменения битной ширины на каждом этапе, на основе алгоритма сокращения.

Если Output word length меньше, чем количество битов, требуемых в блоке выход, младший значащий бит (LSB) s в более ранних стадиях, сокращено. Количество LSBs, чтобы отбросить на каждом этапе обеспечивается в алгоритме Hogenauer [1]. Этот алгоритм минимизирует потерю информации в выходных данных.

Задержка

Этот рисунок показывает выход, и задержка блока для настройки по умолчанию, то есть, фиксировала ставку децимации с R, M и значениями N 2, 1, и 2, соответственно. Блок возвращает допустимые выходные данные в каждом втором цикле на основе фиксированного значения Decimation factor (R) 2. Задержка блока является 5 тактами, вычисленными как 3 + N.

Производительность

Производительность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза. Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока с настройкой по умолчанию на фиксируемой ставке децимации. В настройке по умолчанию R, M и значения N равняются 2, 1, и 2, соответственно. Сгенерированный HDL предназначен к Xilinx^® Zynq^® XC7Z045-FFG900-2 FPGA. Проект достигает частоты часов 700,77 МГц.

Ресурс	Используемый номер
LUTs	96
Регистры	166

Ресурсы и частоты варьируются на основе R, M, и значений N и других значений параметров, выбранных в маске блока.

Ссылки

[1] Hogenauer, E.B. “Экономичный Класс Цифровых фильтров для Децимации и Интерполяции”. Транзакции IEEE на Акустике, Речи и Обработке сигналов. Издание 29, Номер 2, 1981, стр 155–162.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Смотрите также

Объекты

dsp.CICCompensationDecimator | dsp.CICCompensationInterpolator | dsp.CICDecimator | dsp.CICInterpolator | dsp.HDLCICDecimation

Документация

CIC Decimation HDL Optimized

Описание

Порты

Входной параметр

data — Входные данные скаляр

valid — Индикация относительно допустимых входных данных Boolean скаляр

reset — Очищает внутренние состояния Boolean скаляр

Зависимости

Вывод

data — Выходные данные скаляр

valid — Индикация относительно допустимых выходных данных Boolean скаляр

Параметры

Decimation factor (R) — Фактор децимации2 (значение по умолчанию) | целое число от 2 до 2 048

Differential delay (M) — Дифференциальная задержка1 (значение по умолчанию) | 2

Number of sections (N) — Количество интегратора и разделов расчески2 (значение по умолчанию) | целое число от 1 до 6

Output data type — Тип данных выхода Full precision (значение по умолчанию) | Same word length as input | Minimum section word lengths

Output word length — Размер слова выхода16 (значение по умолчанию) | целое число от 2 до 104

Примечание

Зависимости

Enable reset input port — Сбросьте сигнал off (значение по умолчанию) | on

Примеры модели

Реализуйте децимирующий фильтр CIC для HDL

Алгоритмы

Децимирующий фильтр CIC

Структура CIC-фильтра

Фиксированная децимация

Тип выходных данных

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Объекты

Блоки

Введенный в R2019b

Документация DSP System Toolbox

Поддержка

`data` — Входные данные
скаляр

`valid` — Индикация относительно допустимых входных данных
`Boolean` скаляр

`reset` — Очищает внутренние состояния
`Boolean` скаляр

`data` — Выходные данные
скаляр

`valid` — Индикация относительно допустимых выходных данных
`Boolean` скаляр

`Decimation factor (R)` — Фактор децимации
2 (значение по умолчанию) | целое число от 2 до 2 048

`Differential delay (M)` — Дифференциальная задержка
1 (значение по умолчанию) | `2`

`Number of sections (N)` — Количество интегратора и разделов расчески
2 (значение по умолчанию) | целое число от 1 до 6

`Output data type` — Тип данных выхода
`Full precision` (значение по умолчанию) | `Same word length as input` | `Minimum section word lengths`

`Output word length` — Размер слова выхода
16 (значение по умолчанию) | целое число от 2 до 104

`Enable reset input port` — Сбросьте сигнал
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.