Имя исходного проекта, заданное как вектор символов. В HDL Workflow Advisor это имя появляется в выпадающем списке Reference design.

Пример: 'Default system (Vivado 2015.4)'

Совет сопоставлен с этим исходным проектом, заданным как вектор символов.

Пример: 'Enclustra Mars ZX3 with PM3 base board'

Одна или несколько версий инструмента, которые работают с этим исходным проектом, заданным как массив ячеек из символьных векторов.

Пример: {'2015.4'}

Пример: {'13.7','14.0'}

Один или несколько файлов конструктивного ограничения, заданных как массив ячеек из символьных векторов. Это свойство является дополнительным.

Пример: {'MarsZX3_PM3.xdc'}

Пример: {'MyDesign.qsf'}

Один или несколько относительных путей к файлам или папкам, которых исходный проект требует, заданный как массив ячеек из символьных векторов. Это свойство является дополнительным.

Примеры необходимых файлов или папок:

Пример: {'my_ip_core'}

Пример: {fullfile('data', 'ps7_system_prj.xml')}

Пример: {'ip'}

Пример: {'ipcore'}

Пример: {'pcores'}

Задайте, хотите ли вы, чтобы параметр Insert JTAG MATLAB as AXI Master (HDL Verifier Required) был отображен в задаче Set Target Reference Design HDL Workflow Advisor. По умолчанию это значение свойства установлено в true, и параметр отображен в задаче Set Target Reference Design. После того, как вы включаете это свойство, чтобы задать, хотите ли вы, чтобы генератор кода ввел MATLAB JTAG как Ведущий IP AXI, используйте JTAGMATLABasAXIMasterDefaultValue свойство. Если вы не хотите, чтобы параметр был отображен, установите значение свойства на false.

Это свойство является дополнительным.

Пример: 'false'

Задайте, хотите ли вы, чтобы генератор кода ввел MATLAB JTAG как Ведущий IP AXI. Значения, которые вы задаете, являются выбором для Insert JTAG MATLAB as AXI Master (HDL Verifier Required), выпадающего в задаче Set Target Reference Design HDL Workflow Advisor. Задавать вставку JTAG как Ведущее устройство AXI автоматически, прежде чем вы установите это свойство на on, установите AddJTAGMATLABasAXIMasterParameterValue свойство к true.

Это свойство является дополнительным.

Пример: 'on'

Задайте zip-файл кэша IP, чтобы включать в ваш проект. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, генератор кода извлекает этот файл в задаче Create Project. Задача Build FPGA Bitstream снова использует кэш IP, который ускоряет синтез исходного проекта.

Это свойство является дополнительным.

Пример: 'ipcache.zip'

Задайте, хотите ли вы, чтобы генератор кода сообщил об отказах синхронизации в задаче Build FPGA Bitstream как предупреждения или ошибки. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, по умолчанию, генератор кода сообщает о любых отказах синхронизации как об ошибке. Если вы реализовали пользовательскую логику, чтобы разрешить отказы синхронизации, можно задать эти отказы, о которых сообщат как предупреждение вместо ошибки. Чтобы узнать больше, смотрите Решимость Синхронизировать Отказы в Генерации Ядра IP и Рабочих процессах ввода-вывода FPGA Simulink Real-Time.

Это свойство является дополнительным.

Пример: 'hdlcoder.ReportTiming.Warning'