Exponenta Banner

addAXI4MasterInterface

Класс: hdlcoder. ReferenceDesign
Пакет: hdlcoder

Добавьте и задайте интерфейс AXI4 Master

расширьте все на странице

Синтаксис

addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection)
addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection,'TargetAddressSegments',Target_Address_Segments)
addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection, Name,Value)
addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection,'TargetAddressSegments',Target_Address_Segments, Name,Value)

Описание

addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection) добавляет и задает интерфейс AXI4 Master для исходного проекта Intel® Qsys.

addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection,'TargetAddressSegments',Target_Address_Segments) добавляет и задает интерфейс AXI4 Master для исходного проекта Xilinx® Vivado®.

addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection, Name,Value) добавляет и задает интерфейс AXI4 Master для исходного проекта Intel Qsys, с дополнительными опциями, заданными одним или несколькими Name,Value парные аргументы.

addAXI4MasterInterface('InterfaceID',Interface_ID,'InterfaceConnection',Interface_Connection,'TargetAddressSegments',Target_Address_Segments, Name,Value) добавляет и задает интерфейс AXI4 Master для исходного проекта Xilinx Vivado, с дополнительными опциями, заданными одним или несколькими Name,Value парные аргументы.

Входные параметры

развернуть все

Имя интерфейса AXI4 Master, который вы добавляете в исходный проект, заданный как вектор символов. Если вы создаете несколько Основных интерфейсов AXI4, убедитесь, что вы используете уникальные имена в каждом интерфейсе.

Пример: 'AXI4 Master 1'

Имя порта исходного проекта, который соединяется с интерфейсом AXI4 Master, задало как вектор символов.

Пример: 'axi_interconnect_1/S01_AXI'

Целевой сегмент адреса исходного проекта Xilinx Vivado, заданного как вектор символов. Форматом целевого сегмента адреса является {'SegmentName', low address, range}.

Пример: '{{'mig_7series_0/memmap/memaddr',hex2dec('40000000'),hex2dec('40000000')}}'

Аргументы в виде пар имя-значение

Задайте дополнительные разделенные запятой пары Name,Value аргументы. Name имя аргумента и Value соответствующее значение. Name должен появиться в кавычках. Вы можете задать несколько аргументов в виде пар имен и значений в любом порядке, например: Name1, Value1, ..., NameN, ValueN.

Пример:

Задайте, хотите ли вы, чтобы интерфейс AXI4 Master поддержал канал чтения как Boolean.

Пример: 'ReadSupport','true' задает поддержку Основной связи интерфейса чтения AXI4.

Задайте, хотите ли вы, чтобы интерфейс AXI4 Master поддержал канал записи как Boolean.

Пример: 'WriteSupport','true' задает поддержку Основной связи интерфейса записи AXI4.

Максимальная ширина для Data сигнал, который передается через интерфейс AXI4 Master, задал как целое число.

Пример: 'MaxDataWidth',32 задает максимальную ширину данных 32 битов.

Ширина чтения интерфейса AXI4 Master и адресов записи, заданных как целое число.

Пример: 'AddrWidth',32 задает размер адреса 32 биты.

Начальный адрес по умолчанию Основного интерфейса чтения AXI4, заданного как целое число.

Пример: 'DefaultReadBaseAddr',hex2dec('40000000') задает hex2dec('40000000') как начальный адрес чтения.

Начальный адрес по умолчанию Основного интерфейса записи AXI4, заданного как целое число.

Пример: 'DefaultReadBaseAddr',hex2dec('41000000') задает hex2dec('41000000') как стартовый адрес записи.

Смотрите также

|

Темы

Введенный в R2017b

Документация HDL Coder
Поддержка