Этот параметр находится во вкладке HDL Code Generation> Optimization> Pipelining диалогового окна Configuration Parameters. Используйте этот параметр, чтобы вставить конвейерные регистры в блоки в вашем проекте, уменьшать использование области и максимизировать достижимую частоту часов на целевом устройстве FPGA.
Значение по умолчанию: на
На Вставьте адаптивные конвейерные регистры в свой проект. Для HDL Coder™, чтобы вставить адаптивные конвейеры, необходимо задать инструмент синтеза.
'off'Не вставляйте адаптивные конвейерные регистры.
Когда вы задаете этот параметр в HDL Code Generation> панель Target:
Задайте Synthesis Tool. Если ваш проект имеет множители, задайте Synthesis Tool и Target Frequency (MHz) для адаптивной конвейерной вставки.
Во вкладке General убедитесь, что флажок Clock-rate pipelining устанавливается, чтобы вставить конвейерные регистры на более быстрой тактовой частоте.
Во вкладке General убедитесь, что флажок Balance delays устанавливается.
Во вкладке Resource Sharing включите Adders и задайте SharingFactor на Subsystem DUT, чтобы совместно использовать ресурсы и вставить адаптивные конвейеры, который сохраняет область и улучшает синхронизацию.
Свойство:
AdaptivePipelining |
| Ввод: символьный вектор |
Значение:
'on' | 'off' |
Значение по умолчанию:
'off' |
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.
Например, можно использовать ClockRatePipelineOutputPorts установка, когда вы генерируете HDL-код для symmetric_fir подсистема в sfir_fixed модель с помощью любого из этих методов.
Передайте свойство в качестве аргумента к makehdl функция.
makehdl('sfir_fixed/symmetric_fir', ...
'ClockRatePipelineOutputPorts','on')Когда вы используете hdlset_param, можно установить параметр на модели и затем сгенерировать HDL-код с помощью makehdl.
hdlset_param('sfir_fixed','ClockRatePipelineOutputPorts','on')
makehdl('sfir_fixed/symmetric_fir')