Начало работы с Filter Design HDL Coder

Сгенерируйте HDL-код для фильтров фиксированной точки

Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL® и код Verilog® для реализации фильтров фиксированной точки, спроектированных с MATLAB® на FPGAs или ASICs. Это автоматически создает испытательные стенды VHDL и Verilog для симуляции, тестирования и проверки сгенерированного кода.

Примеры

  • Основной КИХ-фильтр

    Спроектируйте основной квантованный КИХ-фильтр дискретного времени, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.

  • Оптимизированный КИХ-фильтр

    Спроектируйте оптимизированный КИХ-фильтр, сгенерируйте код Verilog для фильтра и проверьте код Verilog со сгенерированным испытательным стендом.

  • БИХ-фильтр

    Спроектируйте БИХ-фильтр, сгенерируйте код VHDL для фильтра и проверьте код VHDL со сгенерированным испытательным стендом.

О создании фильтра и генерации HDL-кода

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте