Filter Design HDL Coder™ генерирует синтезируемый, портативный VHDL® и код Verilog® для реализации фильтров фиксированной точки, спроектированных с MATLAB® на FPGAs или ASICs. Это автоматически создает испытательные стенды VHDL и Verilog для симуляции, тестирования и проверки сгенерированного кода.
Изучите основы Filter Design HDL Coder
Запуск генерации HDL-кода, выбор языка, скрипты генерации HDL-кода
Один уровень, многоскоростной, расположенный каскадом, другие усовершенствованные цифровые фильтры
Использование ресурсов, тактовая частота, область чипа, задержка
Имена файлов и местоположения, идентификаторы и комментарии, порты и сброс, построения языка HDL
Генерация испытательного стенда HDL и cosimulation со сторонними инструментами EDA
Компиляция, симуляция и генерация скриптов синтеза