Filter Design HDL Coder™ предоставляет возможности оптимизации фильтра улучшать скорость или область аппаратной реализации сгенерированного HDL-кода. Реализация фильтра по умолчанию является полностью параллельной архитектурой с включенными множителями. Используйте эту оптимизацию, чтобы изменить реализацию вашего фильтра в HDL:
Конвейерно обработайте регистры — Смотрите Улучшающую Производительность Фильтра с Конвейеризацией.
Частично или полностью последовательная архитектура — Видит Скорость по сравнению с Компромиссами области.
Архитектура распределенной арифметики (DA) — Видит Распределенную Арифметику для КИХ-Фильтров,
Каноническая цифра со знаком (CSD) или учтенные методы CSD — Видят Оптимизацию CSD для Содействующих Множителей.
hdlfilterdainfo | Распределенная арифметическая информация для архитектуры фильтра |
hdlfilterserialinfo | Последовательная информация о разделе для архитектуры фильтра |
| HDL Optimization Properties | Оптимизируйте скорость или область сгенерированного HDL-кода |
Скорость по сравнению с компромиссами области
Задайте параллельный, последовательный, частично последовательная, и каскадная архитектура для фильтров. Узнайте о компромиссах оптимизации, следующих из этого выбора.
Распределенная арифметика для КИХ-фильтров
Используйте распределенную арифметику, чтобы достигнуть эффективный, умножаются - накапливают схему для КИХ-фильтров.
Опции архитектуры для каскадных фильтров
Описывает опции архитектуры для каскадных фильтров: последовательная, распределенная арифметика и параллель.
Оптимизация CSD для содействующих множителей
Используйте каноническую цифру со знаком (CSD) или учтенные методы CSD, чтобы оптимизировать операции множителя.
Улучшание производительности фильтра с конвейеризацией
Оптимизируйте свой сгенерированный код фильтра для скорости путем генерации конвейерных регистров.
Полная оптимизация кода фильтра HDL
Глобальная оптимизация и как обработать числовые различия между оптимизированным HDL-кодом и первоначальным проектом.
Спроектируйте оптимизированный КИХ-фильтр, сгенерируйте код Verilog для фильтра и проверьте код Verilog со сгенерированным испытательным стендом.
