Используйте сбор данных FPGA, чтобы наблюдать сигналы из вашего проекта, в то время как проект работает на FPGA. Эта функция получает окно данных сигнала от FPGA и возвращает данные в MATLAB® или Simulink®. Чтобы получить сигналы, HDL Verifier™ генерирует ядро IP, которое необходимо интегрировать в проект HDL и развернуть в FPGA наряду с остальной частью проекта. HDL Verifier также генерирует приложение, Система object™, и модель Simulink, которые связываются с FPGA и возвращают данные в MATLAB или Simulink.
Собрать данные о FPGA:
Сгенерируйте настроенные компоненты и ядро IP. Задайте имена порта и размеры для сгенерированного IP. Эти порты соединяются с сигналами, которые вы хотите получить, и сигналы, которые вы хотите использовать в качестве триггеров, чтобы управлять, когда получение происходит.
Объединяйтесь сгенерированный IP в ваш FPGA проектируют и развертывают проект в вашу плату FPGA. Этот шаг автоматизирован при использовании HDL Workflow Advisor.
Используйте сгенерированное приложение, Системный объект или модель Simulink, чтобы собрать данные для анализа, верификации или отображения. Можно сконфигурировать триггерное условие управлять, когда получение происходит.
Чтобы использовать эту функцию, необходимо загрузить пакет аппаратной поддержки для платы FPGA. Больше документации для этой функции включено с установкой пакета поддержки. Смотрите Пакет поддержки плат FPGA Загрузки.
Высокоуровневый рабочий процесс для получения данных сигнала из проекта, работающего на FPGA.
