HDL Verifier™ позволяет вам протестировать и проверить Verilog^® и проекты VHDL^® для FPGAs, ASICs и SoCs. Можно проверить RTL по испытательным стендам, запускающимся в MATLAB^® или Simulink^® с помощью cosimulation с симулятором HDL. Эти те же испытательные стенды могут использоваться с FPGA и макетными платами SoC, чтобы проверить реализации HDL в оборудовании.

HDL Verifier обеспечивает инструменты для отладки и тестирования реализаций FPGA на платах Intel^® и Xilinx^®. Можно использовать MATLAB, чтобы записать в и читать из регистров с отображенной памятью для тестирования проектов на оборудовании. Можно вставить зонды в проекты и установить триггерные условия, чтобы загрузить внутренние сигналы в MATLAB для визуализации и анализа.

HDL Verifier генерирует модели верификации для использования в испытательных стендах RTL, включая испытательные стенды Универсальной методологии верификации (UVM). Эти модели запускаются исходно в средствах моделирования, которые поддерживают Интерфейс программирования на машинном языке (DPI) SystemVerilog.