HDL Verifier™ работает с Simulink® или MATLAB® и HDL Coder™ и поддерживаемой средой разработки FPGA, чтобы подготовить ваш автоматически сгенерированный HDL-код к реализации в FPGA. FPGA в цикле (FIL) симуляция позволяет вам запускать Simulink или симуляцию MATLAB с платой FPGA, строго синхронизируемой с этим программным обеспечением. Этот процесс позволяет вам получить данные о реальном мире в свой проект при ускорении симуляции со скоростью FPGA.
Можно сгенерировать FIL программирование файла одним из следующих способов:
С HDL Verifier мастер FIL.
С HDL Coder Workflow Advisor.
Мастер FIL использует любой синтезируемый HDL-код включая код, автоматически сгенерированный из моделей Simulink программным обеспечением HDL Coder. Когда вы используете FIL в Советнике по вопросам Рабочего процесса, HDL Coder использует загруженный проект, чтобы создать HDL-код. Так или иначе этот HDL-код затем увеличен индивидуально настраиваемым кодом для связи FIL с вашим проектом и собран в проект FPGA. Применимые нисходящие инструменты используются, чтобы обработать тот проект создать файл программирования, который автоматически загружается на устройство FPGA на макетной плате для верификации.
HDL Verifier поддерживает использование блока FIL в блоке модели - ссылки и Системе object™ в сочетании с программой MATLAB.
| Функция продукта | Необходимые продукты | Рекомендуемые продукты | Поддерживаемые платформы |
|---|---|---|---|
| FPGA в цикле | Для симуляции FIL с MATLAB: MATLAB, Fixed-Point Designer™ Для симуляции FIL с Simulink: Simulink, Fixed-Point Designer | HDL Coder | 64-битный Windows®; Linux® 64-bit |
HDL Verifier поддерживает симуляцию FIL на устройствах как описано в Поддерживаемых Устройствах FPGA для Верификации FPGA. Пакеты поддержки плат FPGA содержат файлы определения для всех поддерживаемых плат. Можно загрузить один или несколько специфичных для поставщика пакетов, но необходимо загрузить один из пакетов, прежде чем можно будет использовать FIL или настроить собственный файл определения платы с помощью Нового Мастера Совета FPGA (см., Создают Пользовательское Определение Совета FPGA).
Видеть, что список HDL Verifier поддерживает пакеты, HDL Verifier посещения Поддерживаемые аппаратные средства. Загружать пакет поддержки плат FPGA:
На вкладке MATLAB Home, в разделе Environment, нажимают Add-Ons> Get Hardware Support Packages.
