Сгенерируйте файл дампа изменений значения (VCD)
HDL Verifier / Для Использования с Острым Тактовым сигналом
HDL Verifier / Для Использования с Mentor Graphics ModelSim
Блок To VCD File генерирует файл VCD, который регистрирует изменения в его входных портах. Можно использовать файлы VCD во время верификации проекта этими способами:
Сравните результаты нескольких запусков симуляции, с помощью тех же или различных сред средства моделирования.
Предоставьте вход инструментам постанализа методом моделирования.
Портирование областей существующего проекта к новому проекту.
Можно задать следующие параметры:
Имя сгенерированного файла VCD
Количество входных портов блока
Масштаб времени, который связывает шаги расчета Simulink® с метками деления симулятора HDL
Файлы VCD могут стать большими для больших проектов или маленьких проектов с долгими запусками симуляции. Максимальное количество сигналов, поддержанных в сгенерированном файле VCD, 943 (830,584).
Можно использовать блок To VCD File в моделях, запускающихся в нормальном, акселераторе или быстрых режимах симуляции акселератора. Параметры To VCD File не являются настраиваемыми ни в одном из режимов симуляции. Для получения дополнительной информации об этих режимах, смотрите Как Ускоряющая работа Режимов (Simulink).
Блок To VCD File интегрирован в менеджера по Средствам просмотра и Генераторам Simulink. Когда вы добавляете блок VCD в модель с помощью менеджера, имя сигнала, которое появляется в файле VCD, не может быть тем, которое вы задали. После симуляции, открытой файл VCD и проверка имя сигнала. Если вы не можете найти имя сигнала, вы задали, ищите автоматическое имя сигнала, такое как In_1. Когда вы используете блок VCD непосредственно из библиотеки HDL Verifier™, имена сигнала соответствуют правильно.
Блок To VCD File не поддерживает структурированные сигналы.
Формат сгенерированных файлов VCD придерживается IEEE® Std 1364-2001. Таблица описывает формат.
| Содержимое файла VCD | Описание |
|---|---|
$date 23-Sep-2003 14:38:11 $end | Дата и время файл была сгенерирована. |
$version HDL
Verifier version 1.0 $ end
| Версия блока To VCD File, который сгенерировал файл. |
$timescale 1 ns $ end | Масштаб времени используется во время симуляции. |
$scope module manchestermodel $end | Осциллограф модуля выводится. |
$var wire 1 ! Original Data [0] $end $var wire 1 " Recovered Clock [0] $end $var wire 1 # Recovered Data [0] $end $var wire 1 $ Data Validity [0] $end | Определения переменной. Каждое определение сопоставляет сигнал с символьным идентификационным кодом (символ). Символы выведены из печатаемых символов в наборе символов ASCII от Определения переменной также включают тип переменной (провод) и размер в битах. |
$upscope $end | Отмечает изменение в следующем высшем уровне в иерархии проекта HDL. |
$enddefinitions $end | Отмечает конец раздела определений и заголовка. |
#0 | Время начала симуляции. |
$dumpvars 0! 0" 0# 0$ $end | Перечисляет значения всех заданных переменных во время 0. |
#630 1! | Начальная точка регистрируемого значения изменяется от проверок значений переменных, сделанных в каждом шаге времени симуляции. Эта запись указывает на это в 63 наносекунды, значение сигнала |
. . . #1160 1# 1$ | В 116 наносекунд, значения сигналов Recovered Data и Data Validity измененный от 0 до 1. |
$dumpoff x! x" x# x$ $end | Отмечает конец файла путем дампа значений всех переменных как значение x. |
Можно отобразить данные о файле VCD графически или анализировать данные с постобработкой инструментов. Например, ModelSim®
vcd2wlf инструмент преобразует файл VCD в WLF файл, который можно просмотреть в окне ModelSim wave. Другие примеры постобработки включают экстракцию данных, имеющих отношение к конкретному разделу иерархии проекта или данных, сгенерированных во время определенного временного интервала.
Задайте количество сигналов регистрировать использование Number of input ports. Блок не имеет никаких выходных портов.
