Если у вас есть лицензия Simulink® Coder™, можно сгенерировать испытательный стенд Универсальной методологии верификации (UVM) и дополнительные компоненты из модели Simulink. Генерация компоненты UVM включает прямой переход от вашего окружения Simulink до среды UVM.
HDL Verifier™ экспортирует Подсистемы Simulink как сгенерированный код C в компонентах UVM с интерфейсом программирования на машинном языке (DPI). Можно интегрировать эти сгенерированные компоненты в существующую среду UVM. Можно также использовать сгенерированный испытательный стенд UVM, чтобы протестировать HDL DUT, заменяя сгенерированный поведенческий DUT на подробный проект HDL.
Ваша модель Simulink должна включать эти подсистемы.
Подсистема DUT. Эта подсистема генерирует SystemVerilog DPI (SVDPI) поведенческая модель вашего DUT. Для получения дополнительной информации о генерации SystemVerilog DPI, смотрите Генерацию Компонента DPI с Simulink.
Подсистема последовательности. Эта подсистема создает стимул и управляет им к DUT.
Подсистема табло. Эта подсистема собирает и проверяет выход DUT.
Последовательность может также управлять сигналами непосредственно к табло, как проиллюстрировано в красном в фигуре Структуры модели Simulink. Для получения дополнительной информации о том, как создать подсистему, смотрите, Создают Подсистему из Выбора (Simulink).
Структура модели Simulink
Поскольку генерация UVM использует технологию для генерации SystemVerilog DPI, необходимо сначала выбрать системный конечный файл поддержки. Откройте диалоговое окно параметров конфигурации и выберите Code Generation из левой панели. Для Системного конечного файла нажмите Browse, и затем выберите systemverilog_dpi_grt.tlc из списка.
В качестве альтернативы, если у вас есть продукт Embedded Coder®, можно выбрать целевой systemverilog_dpi_ert.tlc. Эта цель позволяет опциям генерации дополнительного кода доступа, когда вы выбираете Code Generation из левой панели диалогового окна Configuration Parameters.
Используйте uvmbuild функция, чтобы сгенерировать эту структуру компонентов UVM.
Верхняя часть – Этот модуль инстанцирует сгенерированного поведенческого DUT и тестовой среды. Главный модуль имеет часы и сигналы сброса, которые распространяют в проект.
DUT – поведенческий модуль проекта под тестом сгенерирован от вашей подсистемы DUT Simulink.
Тест – Этот модуль включает среду UVM и класс последовательности.
Объект Sequence - This UVM задает набор транзакций. Объект последовательности сгенерирован от вашей подсистемы последовательности Simulink.
Среда – Этот модуль включает агента и сгенерированное табло.
Табло – табло UVM сгенерировано от вашей подсистемы табло Simulink.
Агент – агент UVM включает секвенсер, драйвер и монитор. Если прямой путь существует от подсистемы последовательности Simulink до подсистемы табло Simulink, дополнительный монитор, проиллюстрированный в красном в фигуре, включен, чтобы контролировать тот сигнал.
Секвенсер – Этот модуль управляет потоком транзакций последовательности к DUT.
Драйвер – Этот модуль преобразовывает каждую транзакцию к желаемому протоколу и управляет транзакцией к DUT.
Монитор – Эта пассивная сущность выборки сигналы DUT.
Для получения дополнительной информации о компонентах UVM и структуре, см. справочник UVM.
При генерации компонентов UVM HDL Verifier генерирует компоненты SystemVerilog DPI от DUT, последовательности и подсистем табло. Артефакты генерации DPI помещаются в три директории, один для каждой подсистемы: DUT, последовательность и табло. Для каждой из этих трех подсистем папка создается с этим содержимым.
subsystem_buildsubsystem_build
subsystem_dpi_pkg.sv
subsystem_dpi.sv
DPI и заголовочные файлы компонента с расширениями.c и.h
Метаданные и информационные файлы с расширениями .mat, .txt, .dmr, .tmw, и .def
Make-файл для компиляции компонентов в.o и .so файлы
После генерации трех папок для заданных подсистем четвертая папка создается для дополнительных файлов компонента UVM и скриптов выполнения. Папку называют top-model-name_uvmbuild/uvm_testbenchtop-model-name имя вашей главной модели Simulink. Эта папка включает несколько подпапок.
DPI_dut – Эта папка содержит копию пакета SystemVerilog, файлов модуля и .dll файла от dut_build
scoreboard – Эта папка содержит копию пакета SystemVerilog и .dll файла от scoreboard_build
sequence – Эта папка содержит копию пакета SystemVerilog и .dll файла от sequence_build
top – Эта папка содержит пакет SystemVerilog и файлы модуля для главной модели Simulink. Эта папка также содержит скрипты для выполнения симулятора HDL.
uvm_artifacts – Эта папка содержит эти файлы SystemVerilog.
mw_ – Этот файл содержит объект UVM, который задает тип входной транзакции для табло.DUT_trans.sv
mw_ – Этот файл задает тип интерфейса DUT SystemVerilog. Это содержит вводы и выводы DUT, а также порты для часов, сброса, и часы - включают сигналы.DUT_if.sv
mw_ – Этот файл включает передачу драйвер UVM.DUT_driver.sv
mw_ – Этот файл включает передачу монитор UVM. Выборки монитора сигнализируют с драйвера на табло.DUT_monitor_input.sv
mw_ – Этот файл включает передачу монитор UVM. Выборки монитора сигнализируют с DUT на табло.DUT_monitor.sv
mw_ – Этот файл включает агента UVM, который инстанцирует последовательности, драйвера и монитора.DUT_agent.sv
mw_ – Этот файл включает среду UVM, которая инстанцирует агента и табло.DUT_environment.sv
mw_ – Этот файл включает тест UVM, который инстанцирует среды и последовательности. Тестовый модуль запускает транзакции путем вызова DUT_test.svseq.start.
Поддерживаемые типы данных Simulink преобразованы в типы данных SystemVerilog, как показано в этой таблице.
| Тип данных Simulink | Тип данных SystemVerilog |
|---|---|
uint8 | byte unsigned |
uint16 | shortint unsigned |
uint32 | int unsigned |
uint64 | longint unsigned |
int8 | byte |
int16 | shortint |
int32 | int |
int64 | longint |
single | shortreal |
double | real |
boolean | byte unsigned |
complex | Кодер сглаживает комплексные сигналы в действительные и мнимые части в интерфейсе SystemVerilog. |
| векторы, матрицы | массивы Например, 4 2 матрица в Simulink преобразована в одномерный массив восьми элементов в SystemVerilog. Кодер сглаживает матрицы в порядке развертывания по столбцам. |
| невиртуальная шина | Не поддерживаемый для генерации UVM |
| перечислимые типы данных | Не поддерживаемый для генерации UVM |
| фиксированная точка | Можно выбрать немного вектора, логического вектора или совместимый тип C. На диалоговом окне Configuration Parameters выберите Code Generation> SystemVerilog DPI. В разделе SystemVerilog Ports, набор Fixed-point data type. |
HDL Verifier преобразует матрицы и векторы к одномерным массивам в SystemVerilog. Например, 4 2 матрица в Simulink преобразована в одномерный массив восьми элементов в SystemVerilog.
Генерация компонента UVM не поддерживает многоскоростные подсистемы.
Проигнорированы компоненты Simulink, которые не заданы как DUT, последовательность или подсистемы табло.
Обратная связь позволена в каждой из подсистем, но не между ними.
