LTE Symbol Demodulator

Демодулируйте комплексные символы данных о LTE к битам данных или значениям LLR

Библиотека:
LTE HDL Toolbox / Модуляция

Описание

Блок LTE Symbol Demodulator демодулирует символы комплексных данных к битам данных или значениям логарифмических отношений правдоподобия (LLR) на основе типов модуляции, поддержанных TS 36.211 [1] стандарта LTE. Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода. Можно использовать этот блок в разработке получателя LTE.

Блок принимает символы данных, наряду с допустимым сигналом, и выходные параметры демодулировали биты или значения LLR с допустимыми и готовыми сигналами. Количество демодулируемых битов или значений LLR для данного символа зависит от типа модуляции, как показано в этой таблице.

Тип модуляции	Количество битов на символ (NBPS)
BPSK	1
QPSK	2
16-QAM	4
64-QAM	6
256-QAM	8

Выходной порт ready указывает, когда блок может принять выборку входных данных. Можно использовать выходной порт ready, чтобы управлять восходящими данными, прибывающими в блок.

Порты

Входной параметр

развернуть все

`data` — Введите символы комплексных данных
скаляр

Введите символы комплексных данных, заданные как скаляр.

Типом входных данных должен быть signed fixed point и максимальный входной поддерживаемый размер слова составляет 32 бита. Входные данные вводят double и single позволены для симуляции, но не для генерации HDL-кода.

Типы данных: single | double | signed fixed point

`valid` — Допустимая индикация входных данных
`Boolean` скаляр

Управляющий сигнал, который указывает, допустимо ли входные данные. Когда этим значением является 1 (TRUE), блок принимает значения на входном порте data. Когда этим значением является 0 (FALSE), блок игнорирует значения на входном порте data.

Типы данных: Boolean

`modSel` — Выбор модуляции
целое число от 0 до 4

Выберите тип модуляции путем определения его соответствующего значения, показанного в этой таблице. Допустимые значения modSel от 0 до 4. Каждое значение представляет определенный тип модуляции, как показано в этой таблице.

Значение	Тип модуляции
0	BPSK
1	QPSK
2	16-QAM
3	64-QAM
4	256-QAM

Если вы задаете значение кроме одного перечисленного в этой таблице, блок отображает предупреждающее сообщение и применяет модуляцию QPSK.

Для генерации HDL-кода задайте это значение в fixdt(0,3,0) формат. double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Зависимости

Чтобы включить этот порт, установите параметр Modulation source на Input port.

Типы данных: single | double | signed fixed point

Вывод

развернуть все

`data` — Выведите демодулируемые биты данных или значения LLR
скаляр

Выведите демодулируемые биты данных или значения LLR, возвращенные как скаляр.

Когда вы устанавливаете параметр Decision type на Soft, выходной размер слова увеличивается на 2 бита для signed fixed point входные параметры. Для double и single входные параметры, тип выходных данных совпадает с типом входных данных.

Когда вы устанавливаете параметр Decision type на Hard, типом выходных данных является Boolean для doubleединственный, или signed fixed point входные параметры.

Типы данных: single | double | signed fixed point | Boolean

`valid` — Допустимая индикация выходных данных
`Boolean` скаляр

Управляющий сигнал, который указывает, допустимы ли данные из выходного порта data. Когда этим значением является 1 (TRUE), блок возвращает допустимые данные по выходному порту data. Когда этим значением является 0 (FALSE), значения на выходном порте data не допустимы.

Типы данных: Boolean

`ready` — Блокируйте готовый индикатор
`Boolean` скаляр

Управляющий сигнал, который указывает, когда блок готов принять новые входные данные. Когда этим значением является 1 (TRUE), блок принимает входные данные в следующем временном шаге. Когда этим значением является 0 (FALSE), блок игнорирует входные данные в следующем временном шаге.

Сигнал ready остается 0 (FALSE) до блока выходные данные соответствующего символа входных данных. Количество тактов сигнал ready остается 0 (FALSE) зависит от выбранного типа модуляции. Если выбранный тип модуляции 16-QAM, сигнал ready остается 0 (FALSE) для 3 тактов, вычисленных как NBPS – 1 и затем, это превращается в 1 (TRUE) указание, что блок готов принять данные в следующем временном шаге.

Типы данных: Boolean

Параметры

развернуть все

`Modulation source` — Источник для типа модуляции
`Property` (значение по умолчанию) | `Input port`

Чтобы задать тип модуляции при помощи параметра Modulation, выберите Property. Чтобы задать тип модуляции от порта modSel в течение времени выполнения, выберите Input port.

`Modulation` — Тип модуляции
`BPSK` (значение по умолчанию) | `QPSK` | `16-QAM` | `64-QAM` | `256-QAM`

Выберите тип модуляции.

Зависимости

Чтобы включить этот параметр, установите параметр Modulation source на Property.

`Decision type` — Тип demapping
`Soft` (значение по умолчанию) | `Hard`

Выберите тип demapping.

Soft — Символы данных Demap к значениям LLR. Это значение LLR для каждого бита указывает, как, вероятно, битом является 1 или 0.
Hard — Символы данных Demap вдребезги 1 или 0.

`Rounding Method` — Режим Rounding для внутренних вычислений фиксированной точки
`Floor` (значение по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

Этот параметр задает тип округления режима для внутренних вычислений фиксированной точки. Для получения дополнительной информации об округлении режимов, смотрите Округление Режимов (DSP System Toolbox). Этот параметр не применяется, когда вход имеет тип данных double или single.

Примеры модели

LTE Symbol Demodulation of Complex Data Symbols

Демодуляция символа LTE символов комплексных данных

Используйте блок LTE Symbol Demodulator, чтобы демодулировать комплексные символы данных о LTE к битам данных или значениям LLR. Рабочий процесс выполняет эти шаги:

Открыть скрипт

Алгоритмы

развернуть все

Блок выводит данные в форме битов или значений LLR на основе типа demapping, который вы задаете для параметра Decision type: Hard или Soft соответственно. Для этого demapping, реализации блока упрощенный аппроксимированный алгоритм LLR [2].

Задержка

Блок получает выходные биты в допустимых циклах. Задержка блока является семью тактами.

Этот рисунок показывает демонстрационный выход и задержку блока, когда вы устанавливаете параметр Modulation на BPSK и параметр Decision type к Soft.

Этот рисунок показывает демонстрационный выход и задержку блока, когда вы задаете значения modSel как 0 (BPSK), 1 (QPSK), 2 (16-QAM), 3 (64-QAM), и 4 (256-QAM) и установленный параметр Decision type на Hard.

Производительность

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока для мягкого решения и трудного решения demapping типы, когда вы обеспечиваете тип входных данных fixdt(1,16,14). Тип модуляции применяется с помощью входного порта modSel. Сгенерированный HDL предназначен к XC7Z045 FFG900 показа оценочной платы Xilinx^® Zynq^®-7000 ZC706 - 2 AP SoC.

Проект достигает частоты часов 475,9 МГц для мягкого решения и 454,7 МГц для трудного решения.

Использование ресурса	Мягкое решение	Трудное решение
Срез LUTs	234	188
Регистры среза	276	225
DSP	1	0

Ссылки

[1] 3GPP TS 36.211. "Физические каналы и модуляция". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group; Развитый Универсальный Наземный Радио-доступ (к E-UTRA). URL: https://www.3gpp.org.

[2] Ф. Тосато и П. Бизэглия. "Упрощенный de-картопостроитель мягкого выхода для чередованного двоичного файла закодировал OFDM с приложением к HIPERLAN/2". ICC 2002, Издание 2, стр 664–668.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

LTE Symbol Demodulator

Описание