Detect Change

Обнаружьте изменение в значении сигналов

Библиотека:
Simulink / Логика и Битовые операции
HDL Coder / Логика и Битовые операции

Описание

Блок Detect Change определяет, не равняется ли входной сигнал своему предыдущему значению. Начальное условие определяет начальное значение предыдущего входа U/z.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
значение сигналов

Входной сигнал, заданный как скаляр, вектор или матрица.

Вывод

развернуть все

`Port_1` — Выходной сигнал
0 | 1

Выходной сигнал, верный (равняются 1), когда входной сигнал не равняется своему предыдущему значению; ложь (равняются 0), когда входной сигнал равняется своему предыдущему значению.

Параметры

развернуть все

`Initial condition` — Начальное условие для предыдущего входа
0 (значений по умолчанию) | скаляр | вектор

Установите начальное условие для предыдущего входа U/z.

Программируемое использование

Параметры блоков: vinit

Ввод: символьный вектор

Значения: скаляр | вектор

Default:'0'

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Задайте, выполняет ли блок выборку - или основанная на системе координат обработка:

Columns as channels (frame based) — Обработайте каждый столбец входа как отдельный канал (основанная на системе координат обработка).
Примечание
Основанная на системе координат обработка требует лицензии DSP System Toolbox™.
Для получения дополнительной информации смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).
Elements as channels (sample based) — Обработайте каждый элемент входа как отдельный канал (основанная на выборке обработка).

Используйте Input processing, чтобы задать, выполняет ли блок выборку - или основанная на системе координат обработка. Блок принимает основанные на системе координат сигналы для входа u. Все другие входные сигналы должны быть основаны на выборке.

Входной сигнал u	Введите режим обработки	Кладка блоков?
Выборка базирующейся	Выборка базирующейся	Да
Система координат базирующейся	Выборка базирующейся	Нет, производит ошибку
Выборка базирующейся	Система координат базирующейся	Да
Система координат базирующейся	Система координат базирующейся	Да

Для получения дополнительной информации об этих двух режимах обработки, смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).

Программируемое использование

Параметры блоков: InputProcessing

Ввод: символьный вектор

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Значение по умолчанию: 'Elements as channels (sample based)'

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

Установите тип выходных данных на boolean или uint8.

Программируемое использование

Параметры блоков: OutDataTypeStr

Ввод: символьный вектор

Значения: 'boolean' | 'uint8'

Значение по умолчанию: 'boolean'

Примеры модели

Обнаружьте изменение в значениях сигналов

Обнаружьте изменение в значениях сигналов с помощью блока Detect Change.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или memset функции (string.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Detect Change

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
значение сигналов

Вывод

`Port_1` — Выходной сигнал
0 | 1

Параметры

`Initial condition` — Начальное условие для предыдущего входа
0 (значений по умолчанию) | скаляр | вектор

Программируемое использование

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Примечание

Программируемое использование

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

Программируемое использование

Примеры модели

Обнаружьте изменение в значениях сигналов

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Detect Change

Описание

Порты

Входной параметр

Port_1 — Входной сигнал значение сигналов

Вывод

Port_1 — Выходной сигнал 0 | 1

Параметры

Initial condition — Начальное условие для предыдущего входа 0 (значений по умолчанию) | скаляр | вектор

Программируемое использование

Input processing — Задайте выборку - или основанная на системе координат обработка Elements as channels (sample based) (значение по умолчанию) | Columns as channels (frame based)

Примечание

Программируемое использование

Output data type — Тип данных выхода boolean (значение по умолчанию) | uint8

Программируемое использование

Примеры модели

Обнаружьте изменение в значениях сигналов

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
значение сигналов

`Port_1` — Выходной сигнал
0 | 1

`Initial condition` — Начальное условие для предыдущего входа
0 (значений по умолчанию) | скаляр | вектор

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

`Output data type` — Тип данных выхода
`boolean` (значение по умолчанию) | `uint8`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.