Fcn

Примените заданное выражение ко входу

Библиотека:
Simulink / Пользовательские Функции

Описание

Блок Fcn применяет заданное математическое выражение к своему входу. Выражение может включать один или несколько из этих компонентов:

u — Вход с блоком. Если u вектор, u(i) представляет iэлемент th вектора; u(1) или u один представляет первый элемент.
Числовые константы.
Арифметические операторы (+ - * / ^).
Операторы отношения (== != > < >= <=) — Выражение возвращается 1, если отношение верно; в противном случае это возвращается 0.
Логические операторы (&& ||!) — выражение возвращается 1, если отношение верно; в противном случае это возвращается 0.
Круглые скобки.
Математические функции — absacosasinatanatan2потолокпотому чтодубинкаexpполhypotжурналlog10, powerrem, sgn (эквивалентный sign в MATLAB^®), sinsinhsqrttan, и tanh.
Примечание
Блок Fcn не поддерживает round и fix. Используйте блок Rounding Function, чтобы применить эти режимы округления.
Переменные рабочей области — Имена переменных, которые не распознаны в предыдущем списке элементов, передаются MATLAB для оценки. На матричные или векторные элементы нужно в частности сослаться (например, A(1,1) вместо A для первого элемента в матрице).

Блок Fcn наблюдает следующие правила приоритета оператора:

( )
^
+ - (унарный)
!
* /
+ -
> < <= >=
== !=
&&
||

Выражение отличается от выражения MATLAB, в котором выражение не может выполнить матричные расчеты. Кроме того, этот блок не поддерживает оператор двоеточия (:).

Вход блока может быть скаляром или вектором. Выход всегда является скаляром. Для векторного выхода рассмотрите использование блока Math Function. Если вход блока является вектором, и функция работает с входными элементами индивидуально (например, sin функция), блок работает только с первым векторным элементом.

Ограничения

Вы не можете настроить выражение в процессе моделирования в Нормальном или Режиме Accelerator (см. Как Ускоряющая работа Режимов), или в сгенерированном коде. Чтобы реализовать настраиваемые выражения, настройте выражение вне блока Fcn. Например, используйте блок Relational Operator, чтобы выполнить выражение снаружи.
Блок Fcn не поддерживает пользовательские классы памяти. Смотрите Применяют Встроенные и Индивидуально настраиваемые Классы памяти к Элементам данных (Embedded Coder).

Порты

Входной параметр

развернуть все

`In` — Введите с блоком Fcn
скаляр | вектор

Блок Fcn принимает и выходные сигналы типа single или double.

Для получения дополнительной информации смотрите Типы данных, Поддержанные Simulink в документации Simulink^®.

Типы данных: single | double

Вывод

развернуть все

`Out` — Выведите от блока Fcn
скаляр

Блок Fcn принимает и выходные сигналы типа single или double.

Для получения дополнительной информации смотрите Типы данных, Поддержанные Simulink в документации Simulink.

Типы данных: single | double

Параметры

развернуть все

`Expression` — Задайте математическое выражение
математическое выражение

Задайте математическое выражение, чтобы примениться к входу. Компоненты выражения упоминаются выше. Выражение должно быть математически правильно построено (использование соответствующие круглые скобки, соответствующее количество аргументов функции, и так далее). Выражение имеет ограничения на приспособляемость (см. Ограничения).

Программируемое использование

Параметры блоков: Expr

Ввод: символьный вектор

Значение: математическое выражение

Значение по умолчанию: 'sin(u(1)*exp(2.3*(-u(2))))'

`Sample time` — Задайте шаг расчета в блоке
скаляр

Примечание

Этот параметр не отображается в диалоговом окне блока, если это явным образом не установлено в значение кроме -1. Чтобы узнать больше, смотрите Блоки, для Которых Не Рекомендуется Шаг расчета.

Примеры модели

Моделирование антиблокировочной тормозной системы

Смоделируйте простую модель для Антиблокировочной тормозной системы (ABS). Это симулирует динамическое поведение транспортного средства при условиях резкого торможения. Модель представляет одно колесо, которое может быть реплицировано неоднократно, чтобы создать модель для транспортного средства мультиколеса.

Открытая модель

Engine Timing Model with Closed Loop Control

Модель синхронизации Engine с управлением замкнутым циклом

Улучшите версию модели механизма разомкнутого цикла (sldemo_engine - описанный в "Моделировании Синхронизации Engine Используя Инициированные Подсистемы" пример). Эта модель, sldemo_enginewc, содержит с обратной связью и проявляет гибкость и расширяемость моделей Simulink®. В этой расширенной модели цель контроллера состоит в том, чтобы отрегулировать скорость вращения двигателя с быстрым приводом дросселя, таким, что изменения в крутящем моменте загрузки оказывают минимальное влияние. Это легко выполняется в Simulink путем добавления ПИ-контроллера дискретного времени в модель механизма.

Открытая модель

Характеристики блока

Типы данных	`double` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Можно сгенерировать HDL-код для блока с обоими single и double типы данных в нативном режиме с плавающей точкой. Смотрите Генерируют Независимый от цели HDL-код с Собственным компонентом, С плавающей точкой (HDL Coder).

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

Общий
BalanceDelays	Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствие с задержками на других путях. Значением по умолчанию является `inherit`. См. также BalanceDelays (HDL Coder).
ClockRatePipelining	Вставьте конвейерные регистры на более быстрой тактовой частоте вместо более медленной скорости передачи данных. Значением по умолчанию является `inherit`. См. также ClockRatePipelining (HDL Coder).
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
DistributedPipelining	Конвейерно обработайте распределение регистра или повторную синхронизацию регистра. Значением по умолчанию является `off`. См. также DistributedPipelining (HDL Coder).
FlattenHierarchy	Удалите иерархию подсистемы из сгенерированного HDL-кода. Значением по умолчанию является `inherit`. См. также FlattenHierarchy (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
SharingFactor	Количество функционально эквивалентных ресурсов, чтобы сопоставить с одним совместно используемым ресурсом. Значением по умолчанию является 0. См. также Разделение ресурсов (HDL Coder).

Документация

Fcn

Описание

Примечание

Ограничения

Порты

Входной параметр

`In` — Введите с блоком Fcn
скаляр | вектор

Вывод

`Out` — Выведите от блока Fcn
скаляр

Параметры

`Expression` — Задайте математическое выражение
математическое выражение

Программируемое использование

`Sample time` — Задайте шаг расчета в блоке
скаляр

Примечание

Примеры модели

Моделирование антиблокировочной тормозной системы

Модель синхронизации Engine с управлением замкнутым циклом

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Fcn

Описание

Примечание

Ограничения

Порты

Входной параметр

In — Введите с блоком Fcn скаляр | вектор

Вывод

Out — Выведите от блока Fcn скаляр

Параметры

Expression — Задайте математическое выражение математическое выражение

Программируемое использование

Sample time — Задайте шаг расчета в блоке скаляр

Примечание

Примеры модели

Моделирование антиблокировочной тормозной системы

Модель синхронизации Engine с управлением замкнутым циклом

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`In` — Введите с блоком Fcn
скаляр | вектор

`Out` — Выведите от блока Fcn
скаляр

`Expression` — Задайте математическое выражение
математическое выражение

`Sample time` — Задайте шаг расчета в блоке
скаляр

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.