General CRC Generator HDL Optimized

Сгенерируйте биты CRC кода и добавьте их к входным данным

Библиотека:
Поддержка HDL Communications Toolbox / Выявление ошибок и Коррекция / CRC
Communications Toolbox / Выявление ошибок и Коррекция / CRC

Описание

Блок General CRC Generator HDL Optimized, который похож на блок General CRC Generator, генерирует контрольную сумму контроля циклическим избыточным кодом (CRC) и добавляет его к входному сигналу. Обработка блока General CRC Generator HDL Optimized оптимизирована для генерации HDL-кода. Вместо того, чтобы обработать целый кадр целиком, блок принимает и возвращает демонстрационный поток данных с сопроводительными управляющими сигналами. Управляющие сигналы указывают на валидность выборок и контуры системы координат. Чтобы достигнуть более высокой пропускной способности, блок принимает векторные данные до продолжительности CRC и реализует параллельную архитектуру.

Порты

Входной параметр

развернуть все

`dataIn` — Входные данные
скаляр | вектор

Входные данные в виде одной из этих опций.

Скаляр – Задает целое число, представляющее несколько битов. Для этого случая блок поддерживает беззнаковое целое (uint8uint16, или uint32) или fixdt(0,N,0) тип данных.
Вектор – Задает вектор двоичных значений. Для этого случая блок поддерживает double или Boolean тип данных.

Ширина данных должна быть меньше чем или равна продолжительности CRC, и продолжительность CRC должна быть делимой по условию ширина. Для CRC-CCITT/CRC-16 допустимые ширины данных равняются 16, 8, 4, 2, и 1.

Пример: uint8 векторный вход [0 0 0 1 0 0 1 1] эквивалентно 19.

`startIn` — Запустите индикатора входного кадра
Булев скаляр

Запустите индикатора входного кадра в виде булева скаляра.

Типы данных: Boolean

`endIn` — Конец индикатора входного кадра
Булев скаляр

Конец индикатора входного кадра в виде булева скаляра.

Типы данных: Boolean

`validIn` — Допустимый индикатор входных данных
Булев скаляр

Допустимый индикатор входных данных в виде булева скаляра.

Это - управляющий сигнал, который указывает, допустимы ли данные по порту входных данных.

Типы данных: Boolean

Вывод

развернуть все

`dataOut` — Выходные данные
скаляр | вектор

Выходные данные с добавленной контрольной суммой, возвращенной как скаляр или вектор. Тип выходных данных и размер совпадают с входными данными.

`startOut` — Запустите выходного индикатора системы координат
Булев скаляр

Запустите выходного индикатора системы координат, возвращенного как булев скаляр.

Типы данных: Boolean

`endOut` — Конец выхода структурирует индикатор
Булев скаляр

Конец выхода структурирует индикатор, возвращенный как булев скаляр.

Типы данных: Boolean

`validOut` — Допустимый индикатор выходных данных
Булев скаляр

Допустимый индикатор выходных данных, возвращенный как булев скаляр.

Этот порт является управляющим сигналом, который указывает, допустимы ли данные по порту выходных данных.

Типы данных: Boolean

Параметры

развернуть все

`Polynomial` — Полином генератора
[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1] (значение по умолчанию) | бинарный вектор

Задайте полином генератора как бинарный вектор с коэффициентами в порядке убывания степеней. Длина вектора равна степени полинома плюс 1.

`Initial state` — Начальные условия сдвигового регистра
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Задайте начальные условия внутреннего сдвигового регистра как двоичный файл, с двойной точностью, или скаляр с одинарной точностью или вектор. Для векторных входных параметров длина начального состояния должна быть равна степени полинома генератора.

`Direct method` — Метод вычисления контрольной суммы
`off` (значение по умолчанию) | `on`

Задайте прямой или косвенный метод для вычисления контрольной суммы.

Выберите этот параметр для блока, чтобы использовать прямой алгоритм в вычислениях контрольной суммы CRC.
Очистите этот параметр для блока, чтобы использовать непрямой алгоритм в вычислениях контрольной суммы CRC.

Для получения дополнительной информации о прямых и непрямых алгоритмах, см. Коды Контроля циклическим избыточным кодом.

`Reflect input` — Введите порядок байтов
`off` (значение по умолчанию) | `on`

Задайте входной порядок байтов.

Выберите этот параметр для блока, чтобы инвертировать каждый входной байт, прежде чем это введет сдвиговый регистр.
Очистите этот параметр для блока, чтобы передать данные о сообщении неизменному сдвиговому регистру.

Ширина входных данных должна быть кратной 8.

`Reflect CRC checksum` — Порядок байтов контрольной суммы
`off` (значение по умолчанию) | `on`

Задайте порядок байтов контрольной суммы.

Выберите этот параметр для блока, чтобы инвертировать каждый байт контрольной суммы прежде, чем передать его итоговому этапу XOR.
Очистите этот параметр для блока, чтобы передать байт контрольной суммы итоговому неизменному этапу XOR.

Ширина входных данных должна быть кратной 8.

`Final XOR value` — Контрольная сумма
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Задайте контрольную сумму как двоичный файл, с двойной точностью, или скаляр типа данных с одинарной точностью или вектор. Блок выполняет операцию "исключающее ИЛИ" на контрольной сумме CRC с этим значением прежде, чем добавить его к входным данным.

Если вы задаете векторный вход, длина вектора должна быть равна степени полинома генератора.

Примеры модели

Используя HDL оптимизированные библиотечные блоки CRC

Используйте HDL Оптимизированный Генератор CRC и библиотечные блоки Детектора CRC и затем сконфигурируйте эти блоки, чтобы соответствовать стандарту IEEE® 802.11 [1].

Открыть скрипт

Алгоритмы

развернуть все

Когда вы используете векторный или целочисленный вход, блок реализует параллельный алгоритм CRC [1].

Чтобы обеспечить высокую пропускную способность для современных систем связи, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет биты M контрольной суммы CRC для каждого входа W биты. В конце системы координат итоговый результат контрольной суммы добавлен к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для битов W параллельно

$X^{'} = F_{W} (\times) X (+) D .$

_FW является M-by-M матрица, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является M - вектор элемента, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и дополненные нулями. Блок реализует (×) с логическим AND и (+) с логическим XOR.

Синхронизация схемы

Эта форма волны показывает данные о потоковой передаче и сопроводительные управляющие сигналы для CRC16 с 8-битным бинарным векторным входом. Чтобы вставить слово контрольной суммы, входные кадры должны иметь достаточно пробела между.

Эта схема формы волны показывает непрерывные входные данные. Блок также поддерживает ненепрерывные данные. Выход допустимый сигнал совпадает с входом допустимый шаблон.

Начальная задержка

Блок General CRC Generator HDL Optimized вводит задержку на выходе. Принятие входных данных непрерывно, можно вычислить задержку при помощи уравнения.

initialdelay = (CRC length/input data width) + 2.

Ссылки

[1] Кампобелло, G., Г. Пэтэйн и М. Руссо. “Найдите что-либо подобное Реализации Crc”. Транзакции IEEE на Компьютерах 52, № 10 (октябрь 2003): 1312–19. https://doi.org/10.1109/TC.2003.1234528.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Не рекомендуемый для производственного кода.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

General CRC Generator HDL Optimized

Описание

Порты

Входной параметр

`dataIn` — Входные данные
скаляр | вектор

`startIn` — Запустите индикатора входного кадра
Булев скаляр

`endIn` — Конец индикатора входного кадра
Булев скаляр

`validIn` — Допустимый индикатор входных данных
Булев скаляр

Вывод

`dataOut` — Выходные данные
скаляр | вектор

`startOut` — Запустите выходного индикатора системы координат
Булев скаляр

`endOut` — Конец выхода структурирует индикатор
Булев скаляр

`validOut` — Допустимый индикатор выходных данных
Булев скаляр

Параметры

`Polynomial` — Полином генератора
[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1] (значение по умолчанию) | бинарный вектор

`Initial state` — Начальные условия сдвигового регистра
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

`Direct method` — Метод вычисления контрольной суммы
`off` (значение по умолчанию) | `on`

`Reflect input` — Введите порядок байтов
`off` (значение по умолчанию) | `on`

`Reflect CRC checksum` — Порядок байтов контрольной суммы
`off` (значение по умолчанию) | `on`

`Final XOR value` — Контрольная сумма
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Примеры модели

Используя HDL оптимизированные библиотечные блоки CRC

Алгоритмы

Синхронизация схемы

Начальная задержка

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Представленный в R2012a

Документация Communications Toolbox

Поддержка

Документация

General CRC Generator HDL Optimized

Описание

Порты

Входной параметр

dataIn — Входные данные скаляр | вектор

startIn — Запустите индикатора входного кадра Булев скаляр

endIn — Конец индикатора входного кадра Булев скаляр

validIn — Допустимый индикатор входных данных Булев скаляр

Вывод

dataOut — Выходные данные скаляр | вектор

startOut — Запустите выходного индикатора системы координат Булев скаляр

endOut — Конец выхода структурирует индикатор Булев скаляр

validOut — Допустимый индикатор выходных данных Булев скаляр

Параметры

Polynomial — Полином генератора[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1] (значение по умолчанию) | бинарный вектор

Initial state — Начальные условия сдвигового регистра0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Direct method — Метод вычисления контрольной суммы off (значение по умолчанию) | on

Reflect input — Введите порядок байтов off (значение по умолчанию) | on

Reflect CRC checksum — Порядок байтов контрольной суммы off (значение по умолчанию) | on

Final XOR value — Контрольная сумма0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Примеры модели

Используя HDL оптимизированные библиотечные блоки CRC

Алгоритмы

Синхронизация схемы

Начальная задержка

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Представленный в R2012a

Документация Communications Toolbox

Поддержка

`dataIn` — Входные данные
скаляр | вектор

`startIn` — Запустите индикатора входного кадра
Булев скаляр

`endIn` — Конец индикатора входного кадра
Булев скаляр

`validIn` — Допустимый индикатор входных данных
Булев скаляр

`dataOut` — Выходные данные
скаляр | вектор

`startOut` — Запустите выходного индикатора системы координат
Булев скаляр

`endOut` — Конец выхода структурирует индикатор
Булев скаляр

`validOut` — Допустимый индикатор выходных данных
Булев скаляр

`Polynomial` — Полином генератора
[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1] (значение по умолчанию) | бинарный вектор

`Initial state` — Начальные условия сдвигового регистра
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

`Direct method` — Метод вычисления контрольной суммы
`off` (значение по умолчанию) | `on`

`Reflect input` — Введите порядок байтов
`off` (значение по умолчанию) | `on`

`Reflect CRC checksum` — Порядок байтов контрольной суммы
`off` (значение по умолчанию) | `on`

`Final XOR value` — Контрольная сумма
0 (значение по умолчанию) | бинарный скаляр | бинарный вектор

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.