Передаточная функция децимирующего фильтра CIC

где:

Блоку CIC Decimation HDL Optimized показали структуру CIC-фильтра в этом рисунке. Структура состоит из разделов N каскадных интеграторов, фактора изменения уровня R и разделов N каскадных гребенчатых фильтров [1].

Можно определить местоположение единичной задержки в части интегратора CIC-фильтра или в feedforward или в пути к обратной связи. Эти две настройки дают к идентичной частотной характеристике фильтра. Однако числовые выходные параметры от этих двух настроек отличаются из-за задержки блока. Поскольку, настройка предпочтена для реализации HDL, этот блок помещает единичную задержку в путь feedforward интегратора.

Блок прореживает этап интегратора выход с помощью R, или фиксируемая ставка децимации обеспечила, использование параметра Decimation factor (R) или переменного уровня децимации обеспечило использование входного порта decimFactor. На этапе downsampler блок использует в противоречии с количеством допустимые входные выборки, которые зависят от уровня децимации. Каждый раз, когда уровень децимации изменяется, блок сбрасывает и запускает новое вычисление со следующей выборки. Этот механизм препятствует тому, чтобы блок накопил ложные значения. Затем блок предоставляет подкошенный выход части расчески.

Усилением блока дают $$Gain={(R\text{x}M)}^N$$,

где:

Блок реализует коррекцию усиления в двух частях: крупное усиление и прекрасное усиление. В крупной коррекции усиления блок вычисляет значение сдвига, добавляет значение сдвига к дробным битам, чтобы создать числовой тип и выполняет оставленный сдвиг разряда и reinterpretcast. В прекрасной коррекции усиления блок делит остающееся усиление с крупным усилением, если усиление не является степенью 2. Затем блок умножается, откорректированное крупное усиление откорректировало значение обратным значением прекрасного усиления. Прежде чем блок начинает обрабатывать, весь возможный сдвиг и прекрасные значения усиления предварительно вычисляются первоначально и хранятся в массиве.

Можно изменить это уравнение как $$Gain=2^{cGain}\text{x}fGain$$. В этом уравнении cGain является крупным усилением, и fGain является прекрасным усилением. Эти усиления даны этими уравнениями.

Чтобы выполнить коррекцию усиления, когда параметр Variable decimation выбран, блок устанавливает тип выходных данных, сконфигурированный с максимальным уровнем децимации, и сдвиги разряда уехали во все значения под максимальным уровнем децимации. Значение сдвига разряда равно $${\text{Maximum gain - log}}_{\text{2}}\text{(текущее усиление)}$$.

Этот раздел объясняет как блок выходные данные на основе выбора типа выходных данных. Рассмотрите блок с R, M и значениями N 8, 1, и 3, соответственно, и вход width 16. Выходной размер слова вычисляется как $$B_{\text{OUT}}=B_{\text{IN}}+[{\log }_2(Gain)]$$,

где:

Когда вы устанавливаете параметр Output data type на Full precision, блок выходные данные с размером слова 25 путем добавления девяти битов усиления во входной размер слова 16.

Когда вы устанавливаете параметр Output data type на Same word length as input, выходные данные о блоке с размером слова 16, который является той же длиной как входной размер слова. Внутренний интегратор и этапы расчески используют тип данных полной точности с 25 битами.

Когда вы устанавливаете параметр Output data type на Minimum section word lengths и параметр Output word length к 16, блок выходные данные с размером слова 16. В этом случае блок изменяет битную ширину на каждом этапе, на основе алгоритма Сокращения.

Если значение параметров Output word length меньше количества битов, требуемых в блоке выход, младшие значащие биты (LSBs) в более ранних стадиях сокращены. Количество LSBs, чтобы отбросить на каждом этапе обеспечивается в алгоритме Hogenauer [1]. Этот алгоритм минимизирует потерю информации в выходных данных.

Этот раздел показывает задержки блока, когда управляется с фиксированными и переменными уровнями децимации.

Этот рисунок показывает выход блока для настройки по умолчанию, то есть, фиксируемой ставки децимации с R, M и значениями N 2, 1, и 2, соответственно. Блок возвращает допустимые выходные данные в каждом втором цикле на основе фиксированного значения Decimation factor (R) 2. Задержка блока является 5 тактами и вычисляется как 3 + N.

Этот рисунок показывает выход блока для фиксированной децимации с R, M и значениями N 8, 1, и 3, соответственно, и выбранным параметром Gain correction. Блок возвращает допустимые выходные данные в каждом восьмом цикле на основе фиксированного значения Decimation factor (R) 8. Задержка блока является 15 тактами и вычисляется как 3 + N + 9.

Этот рисунок показывает выход блока для переменной децимации (decimFactor) значения входного порта 2, 4, и 8 и M и значения N 1 и 3, соответственно. В этом случае параметр Gain correction очищен. Блок возвращает допустимые выходные данные во втором, четвертом, и восемь циклов, соответствующих значениям порта decimFactor 2, 4, и 8, соответственно. Блок признает, что значение порта decimFactor изменяется только, когда входным портом valid является 1Задержка.The блока является 7 тактами и вычисляется как 4 + N.

Производительность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза. Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока с фиксированными и переменными уровнями децимации, когда R, M и значения N равняются 2, 1, и 2, соответственно. Сгенерированный HDL предназначен на оценочную плату Xilinx^® Zynq^®-7000 ZC706.

Ресурсы и частоты варьируются на основе R, M, и значений N и других значений параметров, выбранных в маске блока.