Генерация HDL-кода от фиксированной точки проект MATLAB®, который готов к генерации кода.

Начните с проекта с плавающей точкой в MATLAB, итеративно сходитесь на эффективном проекте фиксированной точки в MATLAB и проверьте числовую точность сгенерированного проекта фиксированной точки.

Достигните своей желаемой числовой точности при преобразовании фиксированной точки код MATLAB® в код с плавающей точкой с помощью HDL Workflow Advisor.

Работа с файлами, сгенерированными во время преобразования из плавающей запятой в фиксированную запятую.

Достигните своей желаемой числовой точности при преобразовании фиксированной точки код MATLAB® в код с плавающей точкой с помощью статического анализа области значений, который помогает вычислить выведенные области значений переменных из областей значений проекта.

Генерация кода MATLAB из проекта MATLAB® с плавающей точкой, который не готов к генерации кода. Мы используем функцию 'coder.approximate', чтобы сгенерировать основанную на интерполяционной таблице функцию MATLAB. Эта недавно сгенерированная функция готова к генерации HDL-кода (не показанный в этой демонстрации).

Создайте проект HDL Coder™ и сгенерируйте код из своего проекта MATLAB®. В этом примере, вас:

Создайте проект HDL Coder™, сгенерируйте код для своего проекта MATLAB и синтезируйте HDL-код. В этом примере, вас:

Генерация HDL-кода из проекта MATLAB® с плавающей точкой, который не готов к генерации кода на двух шагах. Сначала мы используем float2fixed процесс преобразования, чтобы сгенерировать основанную на интерполяционной таблице функцию MATLAB замены. Затем эта новая заменяющая функция MATLAB используется, чтобы сгенерировать HDL-код. Однако эти два шага непрозрачны пользователю из-за пути float2fixed, и HDL Coder MATLAB вызываются.

Сгенерируйте HDL-код из кода MATLAB®, который содержит Системные объекты.

Сгенерируйте блок MATLAB function из проекта MATLAB® для системной симуляции, генерации кода и программирования FPGA в Simulink®.

Сгенерируйте HDL-код из проекта MATLAB, реализующего алгоритм обнаружения ребра Sobel.

Программируйте автономный FPGA со своим проектом MATLAB, с помощью рабочего процесса Тюремщика FPGA.

Используйте MATLAB® HDL Workflow Advisor, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на плате FPGA. Сгенерированное ядро IP может использоваться на платформе Xilinx® Zynq®, или на любом FPGA Xilinx с процессором MicroBlaze.

Используйте распределенную оптимизацию конвейеризации и развертывания цикла в HDL Coder, чтобы оптимизировать тактовую частоту.

Используйте оптимизацию отображения RAM в HDL Coder™, чтобы сопоставить персистентные матричные переменные с блоком RAM в оборудовании.

Используйте оптимизацию разделения ресурсов в HDL Coder™. Эта оптимизация идентифицирует функционально эквивалентные операции множителя в коде MATLAB® и совместно использует их для того, чтобы оптимизировать область проектирования. Вы управляете количеством множителей, которые будут совместно использованы в проекте.

Используйте оптимизацию потоковой передачи цикла уровня проекта в HDL Coder™, чтобы оптимизировать область.

Выполните оптимизацию области уровня проекта в HDL Coder™ путем преобразования постоянных множителей в сдвиги, и добавляет методы канонической цифры со знаком (CSD) использования. Представление CSD констант множителя, например, в коэффициентах усиления или коэффициентах фильтра), значительно уменьшает область аппаратной реализации.

Используйте HDL Workflow Advisor, чтобы запустить рабочие процессы HDL от командной строки и 'Экспорта в скрипт' функциональность.

Сохраните свои настройки целевого компьютера в модели Simulink®.

Иллюстрирует, как смоделировать контроллер I2C, использующий Ведущий контроллер I2C, смоделированный с помощью блоков Stateflow™ в конфигурировании чипа аудиокодека.

Используйте MATLAB® HDL Workflow Advisor, чтобы сгенерировать пользовательское ядро IP HDL, которое мигает светодиодами на плате FPGA. Сгенерированное ядро IP может использоваться на платформе Xilinx® Zynq®, или на любом FPGA Xilinx с процессором MicroBlaze.

Пример, который показывает, как добавить тестовые точки в сигналы в вашей модели и отладить эти сигналы в сгенерированном HDL-коде.

Изучите различные проекты в качестве примера, которые используют несколько частот дискретизации с рабочим процессом Генерации Ядра IP.

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе Zynq®.

Задайте и укажите пользовательскую плату и исходный проект в рабочем процессе Intel HDL Coder™ SoC.

Создайте исходный проект, чтобы запустить аудио алгоритм и аудиовход доступа и выход на плате Zynq®.

Создайте исходный проект, чтобы запустить аудио алгоритм и аудиовход доступа и выход на плате ZYBO.

Смоделируйте аудиосистему и реализуйте ее на плате Zynq с помощью аудио исходного проекта.

Запустите аудиофильтр с несколькими AXI4-речными-руслами на ZedBoard.

Иллюстрирует, как автоматически ввести MATLAB JTAG как Ведущий IP AXI в ваш исходный проект и использовать MATLAB, чтобы моделировать сгенерированное Ядро IP FPGA вашего HDL Coder.

Используйте рабочий процесс элемента кода аппаратного программного обеспечения, чтобы мигнуть светодиодами на различных частотах на оценочном комплекте Xilinx® Zynq® ZC702.

Используйте рабочий процесс элемента кода аппаратного программного обеспечения, чтобы мигнуть светодиодами на различных частотах на Xilinx® Zynq® UltraScale + MPSoC.

Используйте интерфейс AXI4-Stream, чтобы включить скоростную передачу данных между процессором и FPGA на оборудовании Zynq.

Используйте AXI4-потоковый Видеоинтерфейс, чтобы включить скоростную потоковую передачу видео на сгенерированном ядре IP HDL.

Сгенерируйте ядро IP HDL с интерфейсом AXI4 Master, выполните умножение матриц в ядре IP HDL и запись выходной результат к памяти DDR.

Смоделируйте аудиосистему и реализуйте ее на плате Zynq с помощью аудио исходного проекта.

Запустите аудиофильтр с несколькими AXI4-речными-руслами на ZedBoard.

Отладьте проект Zynq с помощью функций Embedded Coder® и HDL Coder™.

Отладьте сгенерированное Ядро IP HDL Coder использование функции Сбора данных FPGA HDL Verifier.

Используйте рабочий процесс элемента кода аппаратного программного обеспечения, чтобы мигнуть светодиодами на различных частотах на оценочном комплекте Arrow® SoCKit®.

Синтезируйте и сгенерируйте поток битов FPGA из модели Simscape и загрузите поток битов на цель ввода-вывода Speedgoat для реализации HIL.

Как выбор и запуск автоматизированная генерация кода и рабочий процесс синтеза для целевого устройства Speedgoat

Как развернуть сгенерированный HDL-код от моделей Simscape до модулей Speedgoat IO.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. А именно, этот пример будет использовать плату Xilinx Kintex-7 KC705, и мягкий процессор MicroBlaze™, запускающий LightWeightIP, (lwIP) базировался, сервер встроенного программного обеспечения TCP/IP в исходном проекте, чтобы получить доступ к HDL Coder™ сгенерировал регистры DUT отовсюду в связанной сети. Далее, этот пример также подсветит различие между доступом к данным из набора регистров, реализованных как несколько скалярных портов и набором регистров, реализованных как один векторный порт.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Xilinx® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример использует MATLAB, когда Ведущий IP AXI от HDL Verifier™, чтобы получить доступ к сгенерированным регистрам DUT HDL Coder™ путем включения опции параметра исходного проекта Вводит JTAG MATAB как Ведущее устройство AXI. Можно затем получить доступ к регистрам DUT из MATLAB непосредственно. В качестве альтернативы можно использовать Xilinx Ведущее устройство JTAG AXI, чтобы получить доступ к использованию регистров DUT Консоль Vivado Tcl путем записи команд Tcl. Для Xilinx Ведущее устройство JTAG AXI необходимо создать пользовательский исходный проект. Проект FPGA реализован на плате Xilinx Kintex-7 KC705.

Используйте Рабочий процесс Генерации Ядра IP HDL Coder™, чтобы разработать исходный дизайн для частей Intel® без встроенного существующего процессора ARM®, но которые все еще используют сгенерированный интерфейс AXI HDL Coder™, чтобы управлять DUT. Этот пример использует MATLAB, когда Ведущий IP AXI от HDL Verifier™, чтобы получить доступ к сгенерированным регистрам DUT HDL Coder™ путем включения опции параметра исходного проекта Вводит JTAG MATAB как Ведущее устройство AXI. Можно затем получить доступ к регистрам DUT из MATLAB непосредственно. В качестве альтернативы можно использовать Intel Qsys (TM) JTAG для IP Авэлон Мэстер-Бридж, чтобы получить доступ к использованию регистров FPGA команды Tcl в Системной Консоли Qsys. Для Intel Ведущее устройство JTAG AXI необходимо создать пользовательский исходный проект. Проект FPGA реализован на Стреле ДЕКА МАКС 10 оценочных комплектов FPGA.