Генерация ядра IP

Сгенерируйте ядро IP HDL, которое содержит HDL-код для развертывания на автономных платах FPGA, платах Speedgoat, платформе Xilinx® Zynq®-7000 или Устройствах Intel® SoC

HDL Coder™ может сгенерировать ядро IP, которое содержит исходный код HDL и заголовочные файлы C для интеграции ядра IP в ваш проект EDK, и затем программируйте целевой компьютер.

Классы

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода

Темы

Аппаратный элемент кода программного обеспечения и рабочий процесс HDL

Рабочий процесс элемента кода аппаратного программного обеспечения для платформ SoC

Высокоуровневый рабочий процесс продвигается для предназначения для платформы SoC

Запустите рабочий процесс HDL со скриптом

Экспортируйте, импортируйте или сконфигурируйте скрипт команды CLI Рабочего процесса HDL.

Начало работы с HDL Workflow Advisor

Изучите основы HDL Workflow Advisor и как запустить различные задачи.

Модель и сигналы тестовой точки отладки с HDL Coder™

Пример, который показывает, как добавить тестовые точки в сигналы в вашей модели и отладить эти сигналы в сгенерированном HDL-коде.

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx

Генерация ядра IP

Пользовательская генерация ядра IP

Используя HDL Workflow Advisor, можно сгенерировать пользовательское ядро IP из модели или алгоритма.

Многоскоростная генерация ядра IP

Изучите различные проекты в качестве примера, которые используют несколько частот дискретизации с рабочим процессом Генерации Ядра IP.

Пользовательский отчет ядра IP

Вы генерируете HTML пользовательский отчет ядра IP по умолчанию, когда вы генерируете пользовательское ядро IP.

Сгенерируйте независимое от Совета ядро IP HDL из модели Simulink

Когда вы открываете HDL Workflow Advisor и запускаете IP Core Generation рабочий процесс для вашей модели Simulink®, можно задать типовую платформу Xilinx или типовую платформу Intel.

Сгенерируйте независимое от Совета ядро IP из алгоритма MATLAB

Независимая от Совета генерация ядра IP от MATLAB®

Сгенерируйте ядро IP HDL с несколькими, AXI4-передают-потоком и основные интерфейсы AXI4

Узнать, как можно сопоставить порты DUT с несколькими, AXI4-передают-потоком, AXI4-потоковое Видео и Основные интерфейсы AXI4.

Процессор и синхронизация FPGA

В HDL Workflow Advisor можно выбрать Processor/FPGA synchronization mode для процессора и FPGA, когда you:The после режимов синхронизации доступны:

Синхронизация глобального сигнала сброса к ядру IP синхронизирует область

Узнать, как HDL Coder автоматически вставляет логику, чтобы синхронизироваться, глобальный сигнал сброса к ядру IP синхронизируют область.

IP, кэширующийся для более быстрого синтеза исходного проекта

Используйте IP, кэширующийся, чтобы ускорить время синтеза исходного проекта при помощи рабочего процесса из контекста.

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте