Сгенерируйте испытательный стенд SystemVerilog DPI
'ModelSim' (значение по умолчанию)
Сгенерируйте испытательный стенд SystemVerilog DPI и build-run скрипты, для средства моделирования Mentor Graphics® ModelSim®.
'Incisive'
Сгенерируйте испытательный стенд SystemVerilog DPI и build-run скрипты, для средства моделирования Cadence Incisive®.
'VCS' (значение по умолчанию)
Сгенерируйте испытательный стенд SystemVerilog DPI и build-run скрипты, для средства моделирования Synopsys® VCS®.
'Vivado'
Сгенерируйте испытательный стенд SystemVerilog DPI и build-run скрипты, для средства моделирования Xilinx® Vivado®.
Когда вы устанавливаете это свойство, кодер генерирует компонент интерфейса программирования на машинном языке (DPI) для вашей целой модели Simulink®, включая ваш DUT и источники данных. Ваша целая модель должна поддержать генерацию кода C с Simulink Coder™. Кодер генерирует испытательный стенд SystemVerilog, который сравнивает выход компонента DPI с выходом реализации HDL вашего DUT. Кодер также создает совместно использованные библиотеки и генерирует скрипт симуляции для средства моделирования, которое вы выбираете.
Рассмотрите использование этой опции, если испытательный стенд HDL по умолчанию занимает много времени, чтобы сгенерировать или симулировать. Генерация испытательного стенда DPI иногда быстрее, чем версия по умолчанию, потому что это не запускает полную симуляцию Simulink, чтобы создать данные об испытательном стенде. Симуляция испытательного стенда DPI с большим набором данных быстрее, чем версия по умолчанию, потому что это не хранит вход или ожидаемые данные в отдельном файле.
Чтобы использовать эту функцию, у вас должны быть лицензии Simulink Coder и HDL Verifier™. Чтобы запустить испытательный стенд SystemVerilog со сгенерированным кодом VHDL, у вас должна быть лицензия симуляции на разных языках на ваш симулятор HDL.
Этот испытательный стенд не поддержан, когда вы генерируете HDL-код для модели Simulink верхнего уровня. Ваша подсистема DUT должна ответить следующим условиям:
Типы входных и выходных данных DUT не могут быть больше, чем 64 бита.
Порты ввода и вывода DUT не могут использовать перечисленные типы данных.
Порты ввода и вывода не могут быть типами данных с двойной точностью или с одинарной точностью.
DUT не может иметь нескольких часов. Необходимо установить опцию генерации кода Clock inputs на Single.
Use trigger signal as clock не должен быть выбран.
Если DUT использует векторные порты, необходимо использовать Scalarize vector ports, чтобы сгладить интерфейс.
Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.