Программируемый рабочий процесс

Командная строка функционирует для генерации кода и настройки

Функции

Генерация кода

`makehdl`	Сгенерируйте код RTL HDL из модели, подсистемы или модели - ссылки
`makehdltb`	Сгенерируйте испытательный стенд HDL из модели или подсистемы

Настройка

`hdlsetup`	Настройте параметры модели для генерации HDL-кода
`hdlsetuptoolpath`	Настройте системную среду, чтобы получить доступ к программному обеспечению синтеза FPGA
`hdlset_param`	Установите связанные с HDL параметры на или блочном уровне модели
`hdlget_param`	Возвращаемое значение заданного параметра блочного уровня HDL для заданного блока
`hdlsaveparams`	Сохраните блок не по умолчанию - и параметры HDL уровня модели
`hdlrestoreparams`	Восстановите блок - и параметры HDL уровня модели к модели
`hdldispmdlparams`	Отобразите параметры модели HDL со значениями не по умолчанию
`hdldispblkparams`	Отобразите параметры блоков HDL со значениями не по умолчанию

Свойства

развернуть все

Испытательный стенд

`ClockHighTime`	Задайте период в наносекундах, в течение которых испытательный стенд управляет входными сигналами часов высоко (1)
`ClockLowTime`	Задайте период в наносекундах, в течение которых испытательный стенд управляет входными сигналами часов низко (0)
`ForceClock`	Задайте, обеспечивает ли испытательный стенд входные сигналы часов
`ForceClockEnable`	Задайте, разрешают ли часы сил испытательного стенда входные сигналы
`ForceReset`	Задайте, обеспечивает ли испытательный стенд входные сигналы сброса
`GenerateCoSimBlock`	Сгенерируйте блоки HDL Cosimulation для использования в тестировании DUT
`GenerateCoSimModel`	Сгенерируйте модель, содержащую блок HDL Cosimulation для использования в тестировании DUT
`GenerateSVDPITestbench`	Сгенерируйте испытательный стенд SystemVerilog DPI
`HDLCodeCoverage`	Включайте переключатели покрытия HDL-кода в сгенерированные скрипты испытательного стенда
`HoldInputDataBetweenSamples`	Задайте, сколько времени значения сигналов подуровня сохранены в допустимом состоянии
`HoldTime`	Задайте время задержки для входных сигналов и обеспеченных входных сигналов сброса
`IgnoreDataChecking`	Задайте количество выборок, во время которых подавлена проверка выходных данных
`InitializeTestBenchInputs`	Задайте начальное значение, управляемое на входных параметрах испытательного стенда, прежде чем данные будут утверждаться к DUT
`MultifileTestBench`	Разделите сгенерированный испытательный стенд на функции помощника, данные и файлы кода испытательного стенда HDL
`SimulationLibPath`	Задайте путь к скомпилированным библиотекам симуляции Altera или Xilinx
`SimulationTool`	Средство моделирования, для которого инструмент генерирует build-run скрипты для испытательного стенда и дополнительного покрытия кода
`SimulatorFlags`	Задайте флаги средства моделирования, чтобы примениться к сгенерированным скриптам компиляции
`TestBenchClockEnableDelay`	Задайте прошедшее время за такты между deassertion сброса, и утверждение часов включают
`TestBenchDataPostFix`	Задайте суффикс, добавленный к имени файла данных испытательного стенда при генерации многофайлового испытательного стенда
`TestBenchPostFix`	Задайте суффикс к имени испытательного стенда
`TestBenchReferencePostFix`	Задайте текст, добавленный к именам ссылочных сигналов, сгенерированных в коде испытательного стенда
`UseFileIOInTestBench`	Задайте, использовать ли файлы данных в чтении и записи стимула испытательного стенда и справочных данных
`FPToleranceStrategy`	Задайте, проверять ли на допуск с плавающей точкой на основе ошибки ULP или относительной погрешности
`FPToleranceValue`	Введите значение допуска на основе установки проверки допуска с плавающей точкой

Генерация скриптов

`EDAScriptGeneration`	Включите или отключите генерацию файлов скрипта для сторонних программ
`HDLCompileInit`	Задайте текст, записанный в раздел инициализации скрипта компиляции
`HDLCompileTerm`	Задайте текст, записанный в раздел завершения скрипта компиляции
`HDLCompileFilePostfix`	Задайте постфикс, добавленный к имени файла для сгенерированных скриптов компиляции Mentor Graphics ModelSim
`HDLCompileVerilogCmd`	Задайте команду, записанную в скрипт компиляции для файлов Verilog
`HDLCompileVHDLCmd`	Задайте команду, записанную в скрипт компиляции для файлов VHDL
`HDLLintCmd`	Задайте команду, записанную в скрипт линта HDL
`HDLLintInit`	Задайте имя инициализации скрипта линта HDL
`HDLLintTerm`	Задайте имя завершения скрипта линта HDL
`HDLLintTool`	Выберите инструмент линта HDL, для которого HDL Coder генерирует скрипты
`HDLSimCmd`	Задайте команду, записанную в скрипт симуляции
`HDLSimInit`	Задайте текст, записанный в раздел инициализации скрипта симуляции
`HDLSimFilePostfix`	Задайте постфикс, добавленный к имени файла для сгенерированных скриптов симуляции Mentor Graphics ModelSim
`HDLSimTerm`	Задайте текст, записанный в раздел завершения скрипта симуляции
`HDLSimViewWaveCmd`	Задайте команду просмотра формы волны, записанную в скрипт симуляции
`HDLSynthCmd`	Задайте команду, записанную в скрипт синтеза
`HDLSynthFilePostfix`	Задайте постфикс, добавленный к имени файла для сгенерированных скриптов синтеза
`HDLSynthInit`	Задайте текст, записанный в раздел инициализации скрипта синтеза
`HDLSynthTerm`	Задайте текст, записанный в раздел завершения скрипта синтеза
`HDLSynthTool`	Выберите инструмент синтеза, для которого HDL Coder генерирует скрипты

Примеры и руководства

Сгенерируйте HDL-код из модели Simulink

Узнайте о встречной модели и как сгенерировать VHDL или код Verilog^® из моделей.

Запутайте сгенерированный HDL-код из моделей Simulink

Узнать, как запутывать сгенерированный VHDL^® или код Verilog из вашей модели.

Установите опции генерации HDL-кода

Доступ к опциям HDL в диалоговом окне Configuration Parameters и Model Explorer; Панель инструментов Simulink, контекстное меню HDL Code и указатели на сопутствующую информацию

Установите и просмотрите модель HDL и параметры блоков

Как просмотреть или установить параметры реализации для блока

Добавьте или удалите компонент настройки HDL

Добавление компонента настройки HDL, чтобы сделать модели более портативными