Single Port RAM System

Один блок Port RAM на основе hdl. Системный объект RAM со способностью ввести начальное значение

Библиотека:
HDL Coder / RAM HDL

Описание

Блоки являются блоками MATLAB System, которые используют hdl.RAM Система object™. Можно задать тип RAM как Dual port, Simple dual port, или Single port. В терминах поведения симуляции блок Single Port RAM System ведет себя похожий на Single Port RAM.

При помощи реализации блока MATLAB System вы можете:

Задайте начальное значение для RAM. В диалоговом окне Block Parameters введите значение для Specify the RAM initial value.
Получите более быстрые результаты симуляции, когда вы будете использовать эти блоки в своей модели Simulink^®.
Создайте параллельные банки RAM, когда вы будете использовать векторные данные путем усиления hdl.RAM Функциональность системного объекта.
Получите более высокую производительность и поддержку больших памятей данных.

Ограничения

Блок не поддерживает boolean входные параметры. Бросьте любой boolean типы к ufix1 для входа с блоком.
Когда вы создаете поток битов FPGA для RAM, глобальная логика сброса не сбрасывает содержимое RAM. Чтобы сбросить RAM, убедитесь, что вы реализуете логику сброса.
Адресом RAM может быть любой fixed-point (fi) или integer, должно быть без знака, и должен быть между 2 и 31 биты долго.

Порты

Входной параметр

развернуть все

`din` — Запишите данные вход
`Scalar` (значение по умолчанию) | `Vector`

Данные, которые вы пишете в местоположение Оперативной памяти когда wrEn верно. Этим значением может быть doubleединственныйЦелое число, или fixed-point (fi) объект, и может быть действительным или комплексным.

`addr` — Запись или адрес Рида
`Scalar` (значение по умолчанию) | `Vector`

Обратитесь к этому, вы вписываете в данные когда wrEn верно. RAM читает значение в ячейке памяти addr когда wrEn является ложным. Этим значением может быть любой fixed-point (fi) или integer, должно быть без знака, и должен быть между 2 и 31 биты долго.

Зависимости

Чтобы включить этот порт, установите параметр Specify the type of RAM на Single port.

Типы данных: uint8 | uint16 | fixed point

`wr_en` — Разрешение записи
`Scalar` (значение по умолчанию) | `Vector`

Когда wrEn верно, RAM пишет данные в ячейку памяти, которую вы задаете. Если вы устанавливаете Specify the type of RAM на Single port, RAM читает значение в ячейке памяти addr когда wrEn является ложным.

Типы данных: Boolean

Вывод

развернуть все

`dout` — Выходные данные
`Scalar` (значение по умолчанию) | `Vector`

Выходные данные, что RAM читает из ячейки памяти addr когда wrEn является ложным.

Зависимости

Чтобы включить этот порт, установите параметр Specify the type of RAM на Single port.

Параметры

развернуть все

`Specify the type of RAM` — Тип RAM
`Dual port` (значение по умолчанию) | `Simple dual port` | `Single port`

Тип RAM в виде также:

Single port — Создайте один порт RAM с, Записывают данные, Адрес и Разрешение записи как входные параметры и Считанные данные как выход.
Simple dual port — Создайте простой двухпортовый RAM с, Записывают данные, адрес Записи, Разрешение записи и адрес Рида как входные параметры и данные из адреса чтения как выход.
Dual port — Создайте двухпортовый RAM с, Записывают данные, адрес Записи, Разрешение записи и адрес Рида как входные параметры и данные из адреса чтения и адреса записи как выходные параметры.

Генератор кода динамически конфигурирует порты ввода и вывода блока на основе типа RAM, который вы задаете.

`Specify the output data for a write operation` — Запишите выходное поведение
`New data` (значение по умолчанию) | `Old data`

Поведение для Write выход в виде также:

'New data' — Отошлите новые данные в адресе к выходу.
Old data' — Отошлите старые данные в адресе к выходу.

`Specify the RAM initial value` — Начальная симуляция выход RAM
'0.0' (значение по умолчанию) | `Scalar` | `Vector`

Начальная симуляция выход Системного объекта в виде также:

Скалярное значение.
Вектор со взаимно-однозначным отображением между начальным значением и словами RAM.

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Блок имеет MATLABSystem архитектура, которая указывает, что реализация блока использует hdl.RAM Системный объект.

Свойства блока HDL

Общий
ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline.
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline.
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline.
RAMDirective	Задайте, сопоставить ли блоки RAM в вашем проекте к распределенным RAM, блок RAM или Ультраоперативную память на целевом FPGA. Для отображения UltraRAM Specify the RAM initial value должен быть установлен в `0`. См. также RAMDirective.

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Single Port RAM System

Описание

Ограничения

Порты

Входной параметр

`din` — Запишите данные вход
`Scalar` (значение по умолчанию) | `Vector`

`addr` — Запись или адрес Рида
`Scalar` (значение по умолчанию) | `Vector`

Зависимости

`wr_en` — Разрешение записи
`Scalar` (значение по умолчанию) | `Vector`

Вывод

`dout` — Выходные данные
`Scalar` (значение по умолчанию) | `Vector`

Зависимости

Параметры

`Specify the type of RAM` — Тип RAM
`Dual port` (значение по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` — Запишите выходное поведение
`New data` (значение по умолчанию) | `Old data`

`Specify the RAM initial value` — Начальная симуляция выход RAM
'0.0' (значение по умолчанию) | `Scalar` | `Vector`

Расширенные возможности

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Смотрите также

Системные объекты

Блоки

Темы

Введенный в R2017b

Документация HDL Coder

Поддержка

Документация

Single Port RAM System

Описание

Ограничения

Порты

Входной параметр

din — Запишите данные вход Scalar (значение по умолчанию) | Vector

addr — Запись или адрес Рида Scalar (значение по умолчанию) | Vector

Зависимости

wr_en — Разрешение записи Scalar (значение по умолчанию) | Vector

Вывод

dout — Выходные данные Scalar (значение по умолчанию) | Vector

Зависимости

Параметры

Specify the type of RAM — Тип RAM Dual port (значение по умолчанию) | Simple dual port | Single port

Specify the output data for a write operation — Запишите выходное поведение New data (значение по умолчанию) | Old data

Specify the RAM initial value — Начальная симуляция выход RAM'0.0' (значение по умолчанию) | Scalar | Vector

Расширенные возможности

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Смотрите также

Системные объекты

Блоки

Темы

Введенный в R2017b

Документация HDL Coder

Поддержка

`din` — Запишите данные вход
`Scalar` (значение по умолчанию) | `Vector`

`addr` — Запись или адрес Рида
`Scalar` (значение по умолчанию) | `Vector`

`wr_en` — Разрешение записи
`Scalar` (значение по умолчанию) | `Vector`

`dout` — Выходные данные
`Scalar` (значение по умолчанию) | `Vector`

`Specify the type of RAM` — Тип RAM
`Dual port` (значение по умолчанию) | `Simple dual port` | `Single port`

`Specify the output data for a write operation` — Запишите выходное поведение
`New data` (значение по умолчанию) | `Old data`

`Specify the RAM initial value` — Начальная симуляция выход RAM
'0.0' (значение по умолчанию) | `Scalar` | `Vector`

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.