Можно сгенерировать Испытательный стенд HDL для подсистемы или модели - ссылки, которую вы задаете в своей модели Simulink®. Кодер генерирует испытательный стенд HDL путем выполнения симуляции Simulink, чтобы получить входные векторы и ожидаемые выходные данные для DUT.
HDL Coder™ пишет стимул DUT и справочные данные от вашего MATLAB® или симуляции Simulink к файлам данных (.dat).
Во время симуляции HDL испытательный стенд HDL читает сохраненный стимул из .dat файлы. Испытательный стенд сравнивает фактический DUT выход с ожидаемым выходом, который также сохранен в .dat файлах. После того, как вы генерируете код, ссылки отображений окна сообщения на файлы данных испытательного стенда.
Справочные данные задерживаются одним тактом в средстве просмотра формы волны по сравнению с генерацией испытательного стенда по умолчанию из-за задержки чтения данных из файлов.
Кодер сохраняет стимул и справочные данные для каждого ввода и вывода DUT в отдельном файле данных испытательного стенда (.dat), за следующими исключениями:
Два файла сгенерированы для действительных и мнимых частей комплексных данных.
Постоянные входные данные DUT записаны в испытательный стенд как константы.
Векторные данные о вводе или выводе сохранены как один файл.
Если у вас есть двойные, один, или типы данных перечисления при вводах и выводах DUT, данные моделирования сгенерированы как константы в коде испытательного стенда, вместо того, чтобы писать данные моделирования в файлы.
Можно сгенерировать стимул испытательного стенда и справочные данные как константы в коде испытательного стенда вместо того, чтобы использовать файловый ввод-вывод. Симуляция длительного испытательного стенда, который использует константы, требует большей памяти, чем испытательный стенд, который использует файловый ввод-вывод.
Если ваши вводы или выводы DUT используют типы данных, которые не поддержаны для файлового ввода-вывода, генерация испытательного стенда автоматически генерирует данные как константы. Для получения дополнительной информации смотрите Ограничения Типа данных Испытательного стенда.
Чтобы сгенерировать испытательный стенд, который использует константы:
В HDL Code Generation> Set Code Generation Options> задача Set Testbench Options, очистите Use file I/O to read/write test bench data и нажмите Apply.
В HDL Code Generation> задача Generate RTL Code and Testbench, выберите Generate RTL testbench и нажмите Apply.
Чтобы сгенерировать испытательный стенд, который использует константы, используйте UseFileIOInTestBench параметр с makehdltb.
Например, чтобы сгенерировать испытательный стенд Verilog® при помощи констант для подсистемы DUT, sfir_fixed/symmetric_fir, Введите:
makehdltb('sfir_fixed/symmetric_fir','TargetLanguage','Verilog',... 'UseFileIOInTestBench','off');