MATLAB ведущее устройство AXI

Доступ к ведомой памяти AXI на плате FPGA от MATLAB®

Доступ к местоположениям встроенной памяти из MATLAB, с помощью ведущего IP AXI MATLAB в проекте FPGA и aximaster объект. Объект соединяется с IP по JTAG, PCI Express или кабелям Ethernet, и позволяет чтению и командам записи назначать ячейки памяти ведомым устройством из командной строки MATLAB.

Чтобы использовать эту функцию, необходимо загрузить пакет аппаратной поддержки для платы FPGA. Больше документации для этой функции включено с установкой пакета поддержки. См. документацию пакета поддержки:

Для получения информации о загрузке пакетов поддержки смотрите Пакет поддержки плат FPGA Загрузки.

Темы

Настройте для MATLAB ведущее устройство AXI

Высокоуровневые шаги для доступа к памяти на плате FPGA из MATLAB.

Рекомендуемые примеры

Access FPGA External Memory Using MATLAB as AXI Master

Доступ к внешней памяти FPGA Используя MATLAB как ведущее устройство AXI

Используйте MATLAB в качестве Ведущего устройства AXI, чтобы получить доступ к внешним памятям DDR, соединенным с FPGA. В FPGA существует контроллер памяти DDR Xilinx, который инстанцируют для доступа к памятям DDR. Этот контроллер памяти обеспечивает ведомый интерфейс AXI4 для операций чтения и операций записи другими компонентами в FPGA. MATLAB как Ведущая функция AXI обеспечивает основной компонент AXI, который может использоваться, чтобы получить доступ к любому ведомому дюйм/с AXI в FPGA. В этом примере мы демонстрируем, как интегрировать это ведущее устройство AXI в проект Xilinx Vivado и чтение-запись к использованию памяти DDR MATLAB.

IP Core Generation Workflow With Ethernet Based MATLAB as AXI Master: Arrow DECA MAX 10 FPGA Evaluation Kit

Рабочий процесс генерации ядра IP с основанным на Ethernet MATLAB как ведущее устройство AXI: стрела ДЕКА МАКС 10 оценочных комплектов FPGA

Использует основанный на Ethernet MATLAB, когда Ведущий IP AXI от HDL Verifier™, чтобы получить доступ к HDL Coder™ сгенерировал регистры. MATLAB как Ведущее устройство AXI обеспечивает доступ к регистрам FPGA из MATLAB непосредственно. Проект FPGA реализован на Стреле ДЕКА МАКС 10 оценочных комплектов FPGA.

Документация HDL Verifier
Поддержка
Для просмотра документации необходимо авторизоваться на сайте