Документация

Обзор к представлению времени симуляции

Представление времени симуляции значительно отличается между симулятором HDL и Simulink^®. Каждое приложение имеет свой собственный механизм синхронизации, и программное обеспечение верификации должно синхронизировать времена симуляции между двумя.

В симуляторе HDL модуль времени симуляции упоминается как метка деления. Длительность метки деления задана пределом разрешения симулятора HDL. Предел разрешения по умолчанию составляет 1 нс, но может варьироваться в зависимости от средства моделирования.

Simulink обеспечивает время симуляции как значение с двойной точностью, масштабируемое к секундам. Это представление размещает моделирование и непрерывных и дискретных систем.

Отношение между Simulink и синхронизацией симулятора HDL влияет на следующие аспекты симуляции:

Во время запущенной симуляции Simulink передает текущее время симуляции к симулятору HDL на каждом промежуточном шаге. (Промежуточный шаг соответствует хиту шага расчета Simulink. На каждый промежуточный шаг новые значения применяются во входных портах, или выходные порты производятся.)

Чтобы принести симулятор HDL, актуальный с Simulink во время cosimulation, необходимо преобразовать, произвел время Simulink ко времени симулятора HDL (метки деления), и позвольте симулятору HDL запускаться для вычисленного количества меток деления.

Определение Simulink и временной зависимости симулятора HDL

Различия в представлении времени симуляции могут быть согласованы в одном из двух способов использовать интерфейс HDL Verifier™:

Установка режима синхронизации с HDL Verifier

Панель Timescales диалогового окна параметров блоков HDL Cosimulation задает соответствие между одной секундой времени Simulink и некоторым количеством времени симулятора HDL. Это количество времени симулятора HDL может быть выражено одним из следующих способов:

Панель Timescales позволяет вам выбрать оптимальную временную зависимость между Simulink и симулятором HDL, или путем ввода эквивалентного симулятора HDL или позволяя HDL Verifier вычислить масштаб времени для вас.

Можно принять решение иметь HDL Verifier, вычисляют масштаб времени, в то время как вы устанавливаете параметры на диалоговом окне блока путем нажатия на опцию Timescale, затем нажатие по Determine Timescale Now, или у вас может быть HDL Verifier, вычисляют масштаб времени, когда симуляция начинается путем выбора Automatically determine timescale at start of simulation.

Следующий рисунок показывает настройки по умолчанию панели Timescales (показанный пример для использования с ModelSim).

Для получения инструкций по установке режима синхронизации или вручную или с диалоговым окном Timescales, смотрите панель Timescales в ссылке блока HDL Cosimulation.

Задайте временную зависимость автоматически

Чтобы иметь программное обеспечение HDL Verifier вычисляют временную зависимость для вас:

Относительный режим синхронизации

Относительный режим синхронизации задает следующее взаимно-однозначное соответствие между временем симуляции в Simulink и симулятором HDL:

Это соответствие содержит независимо от разрешения синхронизации симулятора HDL.

Следующий псевдокод показывает, как единицы измерения времени Simulink преобразованы в метки деления симулятора HDL:

InTicks = N * tInSecs

где InTicks время симулятора HDL в метках деления, tInSecs время Simulink в секундах и N масштабный коэффициент.

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY inverter IS PORT (
  
  inport : IN  std_logic_vector := "11111111";
  outport: OUT std_logic_vector := "00000000";
  clk:IN  std_logic
);
END inverter;

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ARCHITECTURE behavioral OF inverter IS
BEGIN
  PROCESS(clk)
  BEGIN
    IF (clk'EVENT AND clk = '1') THEN
        outport <= NOT inport;
    END IF;
  END PROCESS;
END behavioral;

module inverter_clock_vl(sin, sout,clk);

input [7:0] sin;
output [7:0] sout;
input clk;
reg [7:0] sout;


always @(posedge clk) 
  sout <= ! (sin);
endmodule

Абсолютный режим синхронизации

Абсолютный режим синхронизации позволяет вам задать временную зависимость между Simulink и симулятором HDL в терминах абсолютных единиц измерения времени и масштабного коэффициента:

В абсолютном режиме синхронизации все шаги расчета и периоды часов в Simulink квантуются к меткам деления симулятора HDL. Следующий псевдокод иллюстрирует преобразование:

tInTicks = tInSecs * (tScale / tRL)

где:

Например, учитывая установку панели Timescales 1 с и предел разрешения симулятора HDL 1 нс, шаг расчета выходного порта 12 нс был бы преобразован в метки деления можно следующим образом:

			tInTicks = 12ns * (1s / 1ns) = 12
 	

Синхронизация рекомендаций по использованию режима

При установке режима масштаба времени вы, возможно, должны выбрать свою установку на основе следующих факторов.

Установка шагов расчета порта блока HDL Cosimulation

В общем случае Simulink обрабатывает шаг расчета для портов блока HDL Cosimulation можно следующим образом:

Если вы разрабатываете модель для cosimulation в относительном режиме синхронизации, рассматриваете следующую инструкцию по шагу расчета: