Генерация UVM

Сгенерируйте компоненты UVM от подсистем Simulink®

Сгенерируйте тестовые компоненты Универсальной методологии верификации (UVM) и поведенческий проект под тестом (DUT) из модели Simulink. Можно использовать сгенерированные компоненты двумя способами.

  • Сгенерируйте топ-модель UVM с испытательным стендом и поведенческим (DUT). Используйте сгенерированный главный модуль UVM в качестве тестовой среды и замените сгенерированный поведенческий DUT на вашу собственную имитационную модель.

  • Сгенерируйте тестовые компоненты UVM и интегрируйте их в свою существующую среду UVM.

Эта функция требует Simulink Coder™.

Функции

uvmbuildСгенерируйте испытательный стенд UVM из модели Simulink

Темы

Обзор генерации компонента UVM

Сгенерируйте Универсальную методологию верификации (UVM) из модели Simulink.

Используйте настраиваемые параметры, чтобы обобщить симуляцию UVM

Сгенерируйте параметры UVM от настраиваемых параметров Simulink.

Настраиваемые параметры в подсистеме последовательности

Сгенерируйте случайные параметры ограничения в последовательности UVM от настраиваемых параметров Simulink.

Настраиваемые параметры в подсистеме табло

Сгенерируйте случайные параметры ограничения в табло UVM от настраиваемых параметров Simulink.

Рекомендуемые примеры

Generate Parameterized UVM Test Bench from Simulink

Сгенерируйте параметрированный испытательный стенд UVM от Simulink

Разработайте дизайн и испытательный стенд в Simulink и сгенерируйте эквивалентную симуляцию для среды Универсальной методологии верификации (UVM) с помощью uvmbuild. Связанные примеры показывают, как вы можете расширить этот испытательный стенд, чтобы совершенствовать вашу верификацию с помощью специфичных для протокола драйверов, ограниченных случайных последовательностей, и параметрировали табло.

Открытая модель
Replace Behavioral DUT with AXI-Based RTL DUT in UVM Test Bench

Замените поведенческий DUT на основанный на AXI RTL DUT в испытательном стенде UVM

Переместитесь от простого поведенческого интерфейса DUT до интерфейса RTL DUT, который использует Облегченные и Потоковые протоколы шины AXI AXI. Несколько из компонентов UVM должны измениться, такие как драйвер и монитор, но исходная структура испытательного стенда и последовательность и компоненты табло могут быть снова использованы без модификации.

Открытая модель
Add Random Constraints to Sequences in UVM Test Bench

Добавьте случайные ограничения в последовательности в испытательном стенде UVM

Добавьте ограниченную случайную верификацию в испытательный стенд Универсальной методологии верификации (UVM), сгенерированный от Simulink. И параметры Simulink и входные порты к генерации стимула приводят к randomizable элементам данных класса последовательности в испытательном стенде UVM. С помощью стандартного наследования классов UVM и переопределений фабрики, инженер верификации проекта может добавить новые и ценные ограниченные случайные тестовые сценарии в их тестовый набор UVM.

Открытая модель
Change Parameters of Scoreboard in UVM Test Bench

Измените параметры табло в испытательном стенде UVM

Управляйте параметрами средства проверки ответа в испытательном стенде UVM, сгенерированном от Simulink. Такая параметризация помогает инженеру верификации проекта снова использовать табло в соответствии с различными сценариями тестирования. Параметры Simulink к средству проверки приведут к объекту настройки, значения которого могут быть установлены в выведенном тестовом классе (рандомизированный или не) или непосредственно через командную строку плюс аргумент.

Открытая модель
Документация HDL Verifier
Поддержка
Для просмотра документации необходимо авторизоваться на сайте