Complex to Real-Imag

Выведите действительные и мнимые части комплексного входного сигнала

Библиотека:
Simulink / Математические операции
HDL Coder / Математические операции

Описание

Блок Complex to Real-Imag выводит действительную и/или мнимую часть входного сигнала, в зависимости от установки параметра Output. Действительные выходные параметры имеют совпадающий тип данных как комплексный вход. Вход может быть массивом (вектор или матрица) комплексных сигналов, в этом случае выходные сигналы являются массивами тех же размерностей. Действительный массив содержит действительные части соответствующих комплексных входных элементов. Мнимый выход так же содержит мнимые части входных элементов.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Комплексный входной сигнал, что блок вычисляет и выводит действительную и/или мнимую часть.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, который является действительной и/или мнимой частью входного сигнала. Чтобы выбрать, какая часть выводится, устанавливает параметр Output.

Параметры

развернуть все

`Output` — Действительная и/или мнимая выходная спецификация
`Real and imag` (значение по умолчанию) | `Real` | `Imag`

Задайте, является ли выход действительной и/или мнимой частью входного сигнала.

Информация о командной строке

Параметр: Output

Ввод: символьный вектор

Значения: 'Real and imag' | 'Real' | 'Imag'

Значение по умолчанию: 'Real and imag'

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Задайте шаг расчета как значение кроме-1. Для получения дополнительной информации см. Настройку времени выборки.

Зависимости

Этот параметр не отображается, если он явным образом не установлен в значение кроме -1. Чтобы узнать больше, смотрите Блоки, для Которых Не Рекомендуется Шаг расчета.

Программируемое использование

Параметры блоков: SampleTime

Ввод: символьный вектор

Значения: скаляр или вектор

Значение по умолчанию: '-1'

Примеры модели

Сигнал переменного размера основные операции

Как сигналы переменного размера могут быть сгенерированы и также иллюстрируют некоторые операции, которые могут быть применены к ним. Цель этого примера состоит в том, чтобы ввести вас основным операциям, сопоставленным с сигналами переменного размера.

Открытая модель

Measure Frequency Response by Using Spectrum Analyzer

Измерьте частотную характеристику при помощи спектра Анализатор

Эмулируйте спектр анализатор, который измеряет частотную характеристику системы непрерывного времени, управляемой комплексным синусоидальным сигналом. В этой модели Simulink® блок Plant описывает резонирующую систему второго порядка формы

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Complex to Real-Imag

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Параметры

`Output` — Действительная и/или мнимая выходная спецификация
`Real and imag` (значение по умолчанию) | `Real` | `Imag`

Информация о командной строке

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Зависимости

Программируемое использование

Примеры модели

Сигнал переменного размера основные операции

Измерьте частотную характеристику при помощи спектра Анализатор

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Complex to Real-Imag

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал скаляр | вектор | матрица

Параметры

Output — Действительная и/или мнимая выходная спецификация Real and imag (значение по умолчанию) | Real | Imag

Информация о командной строке

Sample time — Задайте шаг расчета как значение кроме -1-1 (значение по умолчанию) | скаляр | вектор

Зависимости

Программируемое использование

Примеры модели

Сигнал переменного размера основные операции

Измерьте частотную характеристику при помощи спектра Анализатор

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

`Output` — Действительная и/или мнимая выходная спецификация
`Real and imag` (значение по умолчанию) | `Real` | `Imag`

`Sample time` — Задайте шаг расчета как значение кроме `-1`
-1 (значение по умолчанию) | скаляр | вектор

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.