Detect Increase

Обнаружьте увеличение значения сигналов

расширьте все на странице

Библиотека:
Simulink / Логика и Битовые операции
HDL Coder / Логика и Битовые операции

Описание

Блок Detect Increase определяет, больше ли вход строго своего предыдущего значения.

Выход верен (равный 1) когда входной сигнал больше своего предыдущего значения.
Выход является ложным (равный 0) когда входной сигнал меньше чем или равен своему предыдущему значению.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Входной сигнал в виде скаляра, вектора или матрицы.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, обнаруживая увеличение значения сигналов в виде скаляра, вектора или матрицы.

Выход верен (равный 1) когда входной сигнал больше своего предыдущего значения.
Выход является ложным (равный 0) когда входной сигнал меньше чем или равен своему предыдущему значению.

Типы данных: uint8 | Boolean

Параметры

развернуть все

`Initial condition` — Начальное условие предыдущего входа
0.0 (значение по умолчанию) | скаляр | вектор | матрица

Установите начальное условие для предыдущего входа U/z.

Программируемое использование

Параметры блоков: vinit

Ввод: символьный вектор

Значения: скаляр | вектор | матрица

Значение по умолчанию: '0.0'

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Задайте, выполняет ли блок выборку - или основанная на системе координат обработка:

Columns as channels (frame based) — Обработайте каждый столбец входа как отдельный канал (основанная на системе координат обработка).
Примечание
Основанная на системе координат обработка требует лицензии DSP System Toolbox™.
Для получения дополнительной информации смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).
Elements as channels (sample based) — Обработайте каждый элемент входа как отдельный канал (основанная на выборке обработка).

Используйте Input processing, чтобы задать, выполняет ли блок выборку - или основанная на системе координат обработка. Блок принимает основанные на системе координат сигналы для входа u. Все другие входные сигналы должны быть основаны на выборке.

Входной сигнал u	Введите режим обработки	Кладка блоков?
Выборка базирующейся	Выборка базирующейся	Да
Система координат базирующейся	Выборка базирующейся	Нет, производит ошибку
Выборка базирующейся	Система координат базирующейся	Да
Система координат базирующейся	Система координат базирующейся	Да

Для получения дополнительной информации об этих двух режимах обработки, смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).

Программируемое использование

Параметры блоков: InputProcessing

Ввод: символьный вектор

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Значение по умолчанию: 'Elements as channels (sample based)'

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Задайте тип выходных данных как boolean или uint8.

Программируемое использование

Параметры блоков: OutDataTypeStr

Ввод: символьный вектор

Значения: 'boolean' | 'uint8'

Значение по умолчанию: 'boolean'

Примеры модели

Detect Increasing Signal Values with the Detect Increase Block

Обнаружьте увеличивающиеся значения сигналов с обнаружить блоком увеличения

Используйте Обнаружить Блок Увеличения, чтобы обнаружить увеличивающиеся значения сигналов.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или memset функции (string.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Detect Increase

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Параметры

`Initial condition` — Начальное условие предыдущего входа
0.0 (значение по умолчанию) | скаляр | вектор | матрица

Программируемое использование

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Примечание

Программируемое использование

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Программируемое использование

Примеры модели

Обнаружьте увеличивающиеся значения сигналов с обнаружить блоком увеличения

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Detect Increase

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал скаляр | вектор | матрица

Параметры

Initial condition — Начальное условие предыдущего входа0.0 (значение по умолчанию) | скаляр | вектор | матрица

Программируемое использование

Input processing — Задайте выборку - или основанная на системе координат обработка Elements as channels (sample based) (значение по умолчанию) | Columns as channels (frame based)

Примечание

Программируемое использование

Output data type — Тип выходных данных boolean (значение по умолчанию) | uint8

Программируемое использование

Примеры модели

Обнаружьте увеличивающиеся значения сигналов с обнаружить блоком увеличения

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

`Initial condition` — Начальное условие предыдущего входа
0.0 (значение по умолчанию) | скаляр | вектор | матрица

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

`Output data type` — Тип выходных данных
`boolean` (значение по умолчанию) | `uint8`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.