Probe

Атрибуты выходного сигнала, включая ширину, размерность, шаг расчета и флаг комплексного сигнала

Библиотека:
Simulink / Атрибуты Сигнала
HDL Coder / Атрибуты Сигнала

Описание

Блок Probe выходные параметры выбрал информацию о сигнале на его входе. Блок может вывести следующие атрибуты входного сигнала: ширина, размерность, шаг расчета и флаг, указывающий, является ли вход сигналом с комплексным знаком. Блок имеет один входной порт. Количество выходных портов зависит от информации, которую вы выбираете для зондирования, то есть, размерности сигнала, шага расчета и/или флага комплексного сигнала. Каждое зондируемое значение выводится как отдельный сигнал на отдельном выходном порте с независимым управлением типом данных. В процессе моделирования значок блока отображает зондируемые данные.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица | массив N-D

Входной сигнал, чтобы зондировать в виде скаляра, вектора, матрицы или массива N-D. Блок принимает действительные или сигналы с комплексным знаком любого встроенного типа данных.

Можно использовать массив шин как входной сигнал с блоком Probe. Для получения дополнительной информации об определении и использовании массива шин, смотрите Шины Объединения в Массив Шин.

Вывод

развернуть все

`Port_1 (W)` — Ширина сигнала
скаляр

Ширина или число элементов, во входном сигнале в виде скаляра. Ширина также отображена на значке блока с обозначением W:.

Зависимости

Чтобы включить этот порт, выберите Probe width.

`Port_2 (Ts)` 'SampleTime'
вектор

Шаг расчета входного сигнала, как двухэлементный вектор, который задает период и смещение шага расчета, соответственно. Шаг расчета также отображен на значке блока с обозначением Ts:. См. Настройку времени выборки для получения дополнительной информации.

Зависимости

Чтобы включить этот порт, выберите Probe sample time.

`Port_3 (C)` — Сложность сигнала
скаляр

Индикация относительно сложности входного сигнала:

Когда входной сигнал является комплексным, блок выходные параметры 1.
Когда входной сигнал с действительным знаком, блок выходные параметры 0.

Индикация относительно сложности сигнала также отображена на значке блока с обозначением C:.

Зависимости

Чтобы включить этот порт, выберите Detect complex signal.

`Port_4 (D)` — Размерности сигнала
скаляр | вектор

Размерности входного сигнала, выход как скаляр или вектор. Размерности сигнала также отображены на значке блока с обозначением D:.

Зависимости

Чтобы включить этот порт, выберите Probe signal dimensions.

Параметры

развернуть все

Основной

`Probe width` — Выход width входного сигнала
`on` (значение по умолчанию) | `off`

Выберите, чтобы вывести ширину или число элементов, зондируемого сигнала.

Программируемое использование

Параметры блоков: ProbeWidth

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'on'

`Probe sample time` — Выведите шаг расчета входного сигнала
`on` (значение по умолчанию) | `off`

Выберите, чтобы вывести шаг расчета зондируемого сигнала. Выход является двухэлементным вектором, который задает период и смещение шага расчета, соответственно. См. Настройку времени выборки для получения дополнительной информации.

Программируемое использование

Параметры блоков: ProbeSampleTime

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'on'

`Detect complex signal` — Укажите на сложность входного сигнала
`on` (значение по умолчанию) | `off`

Выберите к выходу 1 если зондируемый сигнал является комплексным; в противном случае, 0.

Программируемое использование

Параметры блоков: ProbeComplexSignal

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'on'

`Probe signal dimensions` — Выведите размерности входного сигнала
`on` (значение по умолчанию) | `off`

Выберите, чтобы вывести размерности зондируемого сигнала.

Программируемое использование

Параметры блоков: ProbeSignalDimensions

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'on'

Атрибуты сигнала

`Data type for width` — Тип данных выхода width сигнала
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

Выберите тип выходных данных для ширины сигнала.

Программируемое использование

Параметры блоков: ProbeWidthDataType

Ввод: символьный вектор

Значение по умолчанию: 'double'

`Data type for sample time` — Тип данных шага расчета выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

Выберите тип выходных данных для получения информации о шаге расчета.

Программируемое использование

Параметры блоков: ProbeSampleTimeDataType

Ввод: символьный вектор

Значение по умолчанию: 'double'

`Data type for signal complexity` — Тип данных сложности выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `boolean` | `Same as input`

Выберите тип выходных данных для получения информации о сложности.

Программируемое использование

Параметры блоков: ProbeComplexityDataType

Ввод: символьный вектор

Значение по умолчанию: 'double'

`Data type for signal dimensions` — Тип данных для размерности сигнала выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

Выберите тип выходных данных для размерности сигнала выход.

Программируемое использование

Параметры блоков: ProbeDimensionsDataType

Ввод: символьный вектор

Значение по умолчанию: 'double'

Примеры модели

Тестовый шаг расчета сигнала

sldemo_fuelsys модель показывает, как проверять шаг расчета сигнала с помощью блока Probe.

Открытый пример

Характеристики блока

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single` \| `string`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значением по умолчанию является 0. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Probe

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица | массив N-D

Вывод

Port_1 (W) — Ширина сигнала скаляр

Зависимости

Port_2 (Ts) 'SampleTime' вектор

Зависимости

Port_3 (C) — Сложность сигнала скаляр

Зависимости

Port_4 (D) — Размерности сигнала скаляр | вектор

Зависимости

Параметры

Основной

Probe width — Выход width входного сигнала on (значение по умолчанию) | off

Программируемое использование

Probe sample time — Выведите шаг расчета входного сигнала on (значение по умолчанию) | off

Программируемое использование

Detect complex signal — Укажите на сложность входного сигнала on (значение по умолчанию) | off

Программируемое использование

Probe signal dimensions — Выведите размерности входного сигнала on (значение по умолчанию) | off

Программируемое использование

Атрибуты сигнала

Data type for width — Тип данных выхода width сигнала double (значение по умолчанию) | single | int8 | uint8 | int16 | uint16 | int32 | uint32 | Same as input

Программируемое использование

Data type for sample time — Тип данных шага расчета выводится double (значение по умолчанию) | single | int8 | uint8 | int16 | uint16 | int32 | uint32 | Same as input

Программируемое использование

Data type for signal complexity — Тип данных сложности выводится double (значение по умолчанию) | single | int8 | uint8 | int16 | uint16 | int32 | uint32 | boolean | Same as input

Программируемое использование

Data type for signal dimensions — Тип данных для размерности сигнала выводится double (значение по умолчанию) | single | int8 | uint8 | int16 | uint16 | int32 | uint32 | Same as input

Программируемое использование

Примеры модели

Тестовый шаг расчета сигнала

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица | массив N-D

`Port_1 (W)` — Ширина сигнала
скаляр

`Port_2 (Ts)` 'SampleTime'
вектор

`Port_3 (C)` — Сложность сигнала
скаляр

`Port_4 (D)` — Размерности сигнала
скаляр | вектор

`Probe width` — Выход width входного сигнала
`on` (значение по умолчанию) | `off`

`Probe sample time` — Выведите шаг расчета входного сигнала
`on` (значение по умолчанию) | `off`

`Detect complex signal` — Укажите на сложность входного сигнала
`on` (значение по умолчанию) | `off`

`Probe signal dimensions` — Выведите размерности входного сигнала
`on` (значение по умолчанию) | `off`

`Data type for width` — Тип данных выхода width сигнала
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

`Data type for sample time` — Тип данных шага расчета выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

`Data type for signal complexity` — Тип данных сложности выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `boolean` | `Same as input`

`Data type for signal dimensions` — Тип данных для размерности сигнала выводится
`double` (значение по умолчанию) | `single` | `int8` | `uint8` | `int16` | `uint16` | `int32` | `uint32` | `Same as input`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.