Reshape

Измените размерность сигнала

Библиотека:
Simulink / Математические операции
HDL Coder / Математические операции

Описание

Блок Reshape изменяет размерность входного сигнала к размерности, которую вы задаете, с помощью параметра Output dimensionality. Например, можно использовать блок, чтобы изменить N - вектор элемента к 1 N или N-by-1 матричный сигнал.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Входной сигнал, размерности которого изменяются на основе параметра Output dimensionality.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Выходной сигнал, созданный с размерностями, заданными в параметре Output dimensionality.

Параметры

развернуть все

`Output dimensionality` — Размерности выходного сигнала
`1-D array` (значение по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

Задайте размерность выходного сигнала.

Выведите размерность	Описание
1D массив	Преобразует многомерный массив в вектор (1D массив) сигнал массивов. Выходной вектор состоит из первого столбца входной матрицы, сопровождаемой вторым столбцом и так далее. (Эта опция оставляет векторный вход без изменений.)
Вектор-столбец	Преобразует вектор, матрицу или многомерный входной сигнал к матрице столбца, M-by-1 матрица, где M является числом элементов во входном сигнале. Для матриц преобразование сделано в порядке развертывания по столбцам. Для многомерных массивов преобразование сделано по первому измерению.
Вектор-строка	Преобразует вектор, матрицу или многомерный входной сигнал к матрице строки, 1 N матрицей, где N является числом элементов во входном сигнале. Для матриц преобразование сделано в порядке развертывания по столбцам. Для многомерных массивов преобразование сделано по первому измерению.
Настроить	Преобразует входной сигнал в выходной сигнал, размерности которого вы задаете, с помощью Выходного параметра размерностей.
Выведите из ссылочного входного порта	Создает второй входной порт, Ref, на блоке. Выводит размерности выходного сигнала размерностей входа сигнала к Касательно входного порта. Выбирание этой опции отключает параметр Output dimensions. Когда вы выбираете этот параметр, входные сигналы и для портов импорта, U и для Ref, должны иметь тот же режим выборки (основанный на выборке или основанный на системе координат).

Программируемое использование

Параметры блоков: OutputDimensionality

Ввод: символьный вектор

Значение: '1-D array' | 'Column vector (2-D)' | 'Row vector (2-D)' | 'Customize' | 'Derive from reference input port'

Значение по умолчанию: '1-D array'

`Output dimensions` — Пользовательские размерности выходного сигнала
[1,1] (значение по умолчанию) | `[integer]` | `[integer,integer]`

Задайте размерности для выходного сигнала. Значение может быть одним - или многоэлементный вектор. Значение [N] выводит вектор размера N. Значение [M N] выводит M- N матрица. Число элементов входного сигнала должно совпадать с числом элементов, заданным Выходным параметром размерностей. Для многомерных массивов преобразование сделано по первому измерению.

Зависимость

Чтобы включить этот параметр, установите Output dimensionality на Customize.

Программируемое использование

Параметры блоков: OutputDimensions

Ввод: символьный вектор

Значение: '[integer,intger]' |

Значение по умолчанию: '[1,1]'

Характеристики блока

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Reshape

Описание

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

Параметры

`Output dimensionality` — Размерности выходного сигнала
`1-D array` (значение по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

Программируемое использование

`Output dimensions` — Пользовательские размерности выходного сигнала
[1,1] (значение по умолчанию) | `[integer]` | `[integer,integer]`

Зависимость

Программируемое использование

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

Документация

Reshape

Описание

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор | матрица

Вывод

Port_1 — Выходной сигнал скаляр | вектор | матрица

Параметры

Output dimensionality — Размерности выходного сигнала 1-D array (значение по умолчанию) | Column vector (2-D) | Row vector (2-D) | Customize | Derive from reference input port

Программируемое использование

Output dimensions — Пользовательские размерности выходного сигнала[1,1] (значение по умолчанию) | [integer] | [integer,integer]

Зависимость

Программируемое использование

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Поддержка комплексных данных

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Темы

Представлено до R2006a

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор | матрица

`Port_1` — Выходной сигнал
скаляр | вектор | матрица

`Output dimensionality` — Размерности выходного сигнала
`1-D array` (значение по умолчанию) | `Column vector (2-D)` | `Row vector (2-D)` | `Customize` | `Derive from reference input port`

`Output dimensions` — Пользовательские размерности выходного сигнала
[1,1] (значение по умолчанию) | `[integer]` | `[integer,integer]`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.