Stop Simulation

Остановите симуляцию, когда введенный будет ненулевым

Библиотека:
Simulink / Приемники
HDL Coder / Приемники

Описание

Блок Stop Simulation останавливает симуляцию, когда вход является ненулевым. Симуляция завершает шаг текущего времени перед завершением. Если вход блока является вектором, любой ненулевой векторный элемент заставляет симуляцию останавливаться.

Когда вы используете блок Stop Simulation в подсистеме For Iterator, действие остановки происходит после выполнения всех итераций в подсистеме во время временного шага. Действие остановки не прерывает выполнение до запуска следующего временного шага.

Вы не можете использовать блок Stop Simulation, чтобы приостановить симуляцию. Чтобы создать блок, который приостанавливает симуляцию, смотрите, Приостанавливают Симуляцию Используя Блоки Утверждения.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор | матрица

Остановите симуляцию, когда входной сигнал будет ненулевым. Этот порт принимает действительные сигналы double или Boolean типы данных.

Типы данных: double | Boolean

Примеры модели

Stop Simulation Block with Relational Operator Block

Остановите блок симуляции с блоком оператора отношения

Управляйте, когда симуляция остановится при помощи блока Stop Simulation с блоком Relational Operator.

Открытая модель

Моделирование антиблокировочной тормозной системы

Смоделируйте простую модель для Антиблокировочной тормозной системы (ABS). Это симулирует динамическое поведение транспортного средства при условиях резкого торможения. Модель представляет одно колесо, которое может быть реплицировано неоднократно, чтобы создать модель для транспортного средства мультиколеса.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `double`
Прямое сквозное соединение	`no`
Многомерные сигналы	`no`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Не рекомендуемый для производственного кода. Относится к пределам ресурса и ограничениям на скорость и память, часто находимую во встраиваемых системах. Сгенерированный код может содержать динамическое выделение и освобождение от памяти, рекурсии, дополнительная память наверху, и широко различные времена выполнения. В то время как код функционально допустим и приемлем в богатых ресурсом средах, меньшие целевые процессоры часто не могут поддерживать такой код. Обычно, блоки развиваются к тому, чтобы быть подходящим для производственного кода. Таким образом блоки, подходящие для производственного кода, остаются подходящими.

Сгенерированный код прекращает выполняться, когда условие остановки верно.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Этот блок может использоваться, чтобы остановить симуляцию, когда используется с подсистемами, который генерирует код, но не включен в аппаратную реализацию.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Смотрите также

Темы

Симулируйте модель в интерактивном режиме

Представлено до R2006a

Документация Simulink

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация