Интерпретация результатов и использование

Регистрируйте и рассмотрите результаты анализа, сгенерируйте отчет, создайте модель тестовой обвязки

Вы используете Simulink® Design Verifier™, чтобы регистрировать и рассмотреть результаты анализа и сгенерировать аналитические отчеты. Можно сгенерировать тестовые воздействия и экспортировать их в новые тесты в Simulink Test™.

Функции

sldvloadresultsЗагрузите результаты анализа Simulink Design Verifier для модели
sldvhighlightПодсветите модель с помощью данных из анализа Simulink Design Verifier
sldvreportСгенерируйте отчет Simulink Design Verifier
sldvsimdataПолучите данные моделирования в Dataset формат
sldvruntestoptsСгенерируйте опции симуляции или выполнения для sldvruntest или sldvruncgvtest
sldvruntestСимулируйте модель при помощи входных данных
sldvharnessoptsОпции по умолчанию для sldvmakeharness
sldvmakeharnessСгенерируйте модель тестовой обвязки
sldvmergeharnessОбъедините тесты и инициализации в одну модель тестовой обвязки

Темы

Подсвеченные результаты на модели

Описывает выделение результатов анализа на модели.

Отчеты Simulink Design Verifier

Описывает различные части отчета Simulink Design Verifier.

Модели тестовой обвязки Simulink Design Verifier

Описывает основную модель тестовой обвязки.

Файлы данных Simulink Design Verifier

Описывает содержимое файла данных Simulink Design Verifier.

Файлы журнала Simulink Design Verifier

Описывает аналитические файлы журнала.

Панель верификатора проекта: результаты

Задайте опции, которые управляют, как Simulink Design Verifier обрабатывает результаты, которые он генерирует.

Панель верификатора проекта: отчет

Задайте опции, которые управляют, как Simulink Design Verifier сообщает о своих результатах.

Рассмотрите результаты анализа

Рассмотрите результаты анализа в  окне Simulink Design Verifier Results Summary.

Экспортируйте тесты в Simulink Test

Описывает, как сгенерировать тесты в Simulink Test с помощью результатов анализа Simulink Design Verifier, которые могут быть сгенерированы доказательством свойства, поиском ошибок проектирования и генерацией теста.

Рекомендуемые примеры

Simulate Harness Model with Signal Editor Inputs Block

Симулируйте модель тестовой обвязки с входным блоком редактора сигнала

Сгенерируйте отчет покрытия модели путем симуляции модели тестовой обвязки с блоком Signal Editor Inputs. Можно симулировать один тест или контрпример путем выбора активного сценария в диалоговом окне Signal Editor. Для получения дополнительной информации смотрите, Симулируйте Модель тестовой обвязки при помощи редактора Инпутса Блока Сигнала.

Открыть скрипт
Документация Simulink Design Verifier
Поддержка
Для просмотра документации необходимо авторизоваться на сайте