Pixel Stream FIFO

Буферный входной поток, чтобы создать линии изображений, которые имеют непрерывные допустимые пиксели

Библиотека:
Vision HDL Toolbox / Утилиты

Описание

Хранилища блока Pixel Stream FIFO, поступающие допустимые пиксели и сопроводительные управляющие сигналы и, возвращают тот же пиксельный поток без разрывов между допустимыми пикселями каждой линии. Блок сохраняет общий размер линии и общий формат кадра видеопотока, включая недопустимые циклы.

Используйте блок Pixel Stream FIFO, чтобы буферизовать источники видеосигнала. Форма волны показывает источник видеосигнала прямого доступа к памяти (DMA), где пиксели читаются в пакетах и источнике видеосигнала Camera Link^®, где пиксели допустимы каждый второй такт. Создать непрерывные видео линии, Pixel Stream FIFO буфера блоков входные пиксели и управляющие сигналы каждого источника.

Порты

Этот блок использует пиксельный интерфейс потоковой передачи с pixelcontrol соедините шиной для сигналов управления кадром. Этот интерфейс позволяет блоку действовать независимо от размера изображения и формата. Все блоки Vision HDL Toolbox™ используют тот же интерфейс потоковой передачи. Блок принимает и возвращает скалярное пиксельное значение и шину, которая содержит пять управляющих сигналов. Управляющие сигналы указывают на валидность каждого пикселя и его местоположения в системе координат. Чтобы преобразовать систему координат (пиксельная матрица) в последовательный пиксельный поток и управляющие сигналы, используйте блок Frame To Pixels. Для полного описания интерфейса смотрите Пиксельный Интерфейс Потоковой передачи.

Входной параметр

развернуть все

`pixel` — Один пиксель изображения
скаляр | вектор

Один пиксель изображения в пиксельном потоке в виде скалярного значения, которое представляет интенсивность или вектор компонентов цвета 1 на n.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` — Управляющие сигналы сопоставлены с пиксельным потоком
`pixelcontrol` шина

Управляющие сигналы сопоставлены с пиксельным потоком в виде pixelcontrol соедините шиной, который содержит пять сигналов. Сигналы описывают валидность пикселя и его местоположения в системе координат. Для получения дополнительной информации смотрите Пиксельную Шину управления.

Типы данных: bus

Вывод

развернуть все

`pixel` — Один пиксель изображения
скаляр | вектор

Один пиксель изображения в пиксельном потоке, возвращенном как интенсивность представления скалярного значения или вектор компонентов цвета 1 на n. Тип данных выходного пикселя совпадает с типом данных входных пикселей.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` — Управляющие сигналы сопроводительный пиксельный поток
`pixelcontrol` шина

Управляющие сигналы сопроводительный пиксельный поток, возвращенный как pixelcontrol соедините шиной содержащий пять сигналов. Сигналы указывают на валидность пикселя и его местоположения в системе координат. Для получения дополнительной информации о протоколе сигнала смотрите Пиксельную Шину управления.

Блок Pixel Stream FIFO возвращает каждую линию пикселей с ctrl.valid предупреждайте постоянно о true между ctrl.hStart и ctrl.hEnd. Буфера блоков целая входная линия, прежде чем это возвратит модифицированную линию.

Типы данных: bus

Параметры

развернуть все

`Line buffer size` — Размер буфера памяти линии
2048 (значение по умолчанию) | положительное целое число

Задайте степень двойки, которая размещает количество активных пикселей в одной горизонтальной линии.

Если вы задаете значение, которое не является степенью двойки, блок использует следующую самую большую степень двойки.

Примеры модели

Buffer Bursty Data Using Pixel Stream FIFO Block

Буферизуйте пульсирующие данные Используя пиксельный поток блок FIFO

Интерфейс с пульсирующими пиксельными потоками, такими как те от DMA и источников Camera Link®, с помощью блока Pixel Stream FIFO.

Открытая модель

Алгоритмы

Блок Pixel Stream FIFO содержит контроллер памяти, считайте и запишите счетчики и две RAM. Один RAM хранит входящие управляющие сигналы и другие хранилища входящий пиксельный поток. Блок хранит допустимые пиксели и их сопроводительные управляющие сигналы для каждой линии, как определено входом ctrl.hStart и ctrl.hEnd сигналы. Буферизация удаляет любое пульсирующее поведение входного потока. Если сплошная линия допустимых пикселей хранится, блок возвращает новую непрерывную версию линии.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem или Triggered Subsystem.

Документация

Pixel Stream FIFO

Описание

Порты

Входной параметр

`pixel` — Один пиксель изображения
скаляр | вектор

`ctrl` — Управляющие сигналы сопоставлены с пиксельным потоком
`pixelcontrol` шина

Вывод

`pixel` — Один пиксель изображения
скаляр | вектор

`ctrl` — Управляющие сигналы сопроводительный пиксельный поток
`pixelcontrol` шина

Параметры

`Line buffer size` — Размер буфера памяти линии
2048 (значение по умолчанию) | положительное целое число

Примеры модели

Буферизуйте пульсирующие данные Используя пиксельный поток блок FIFO

Алгоритмы

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Введенный в R2018a

Документация Vision HDL Toolbox

Поддержка

Документация

Pixel Stream FIFO

Описание

Порты

Входной параметр

pixel — Один пиксель изображения скаляр | вектор

ctrl — Управляющие сигналы сопоставлены с пиксельным потоком pixelcontrol шина

Вывод

pixel — Один пиксель изображения скаляр | вектор

ctrl — Управляющие сигналы сопроводительный пиксельный поток pixelcontrol шина

Параметры

Line buffer size — Размер буфера памяти линии2048 (значение по умолчанию) | положительное целое число

Примеры модели

Буферизуйте пульсирующие данные Используя пиксельный поток блок FIFO

Алгоритмы

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Ограничения

Смотрите также

Блоки

Введенный в R2018a

Документация Vision HDL Toolbox

Поддержка

`pixel` — Один пиксель изображения
скаляр | вектор

`ctrl` — Управляющие сигналы сопоставлены с пиксельным потоком
`pixelcontrol` шина

`pixel` — Один пиксель изображения
скаляр | вектор

`ctrl` — Управляющие сигналы сопроводительный пиксельный поток
`pixelcontrol` шина

`Line buffer size` — Размер буфера памяти линии
2048 (значение по умолчанию) | положительное целое число

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.