LTE Gold Sequence Generator

Сгенерируйте последовательность Голда

Библиотека:
Wireless HDL Toolbox / Утилиты

Описание

Блок LTE Gold Sequence Generator возвращается, последовательности Голда сгенерировали использование полинома и длины сдвига, заданной TS 36.212 [1] стандарта LTE. Золотые коды являются псевдослучайными последовательностями, которые имеют высокую автокорреляцию и низкую взаимную корреляцию. Из-за этих свойств, Золотые коды широко используются в системах связи. Например, они используются, чтобы разделить различные мобильные ячейки, работающие с той же частотой. Системы LTE используют генератор последовательности Голда в ссылочных символах и в скремблировании/дескремблировании данных, такой как в MIB и кодировании SIB и декодировании.

Этот блок обеспечивает минимальную задержку путем реализации инициализации сдвигового регистра параллельно.

Используйте управляющий сигнал load указать, когда значение init будет допустимо. Используйте управляющий сигнал enable запросить следующее значение последовательности Голда. Сигнал valid указывает, когда выходная выборка доступна. Первая выходная выборка готова три цикла после того, как enable будет утверждаться. data и valid выходные параметры следует за шаблоном входа enable.

Порты

Входной параметр

развернуть все

`load` — Загрузите начальное значение сдвигового регистра
скаляр

Когда этот управляющий сигнал установлен в true (1), блок загружает значение на порте init в сдвиговый регистр. Можно использовать этот сигнал перезапустить последовательность в любом моменте времени.

Типы данных: Boolean

`init` — Начальное значение сдвигового регистра
скаляр | вектор

Начальное значение сдвигового регистра в виде ufix31 номер, представляющий это 31 двоичное значение. Чтобы сгенерировать несколько последовательность Голда выходные параметры параллельно, задайте вектор начальных значений, чтобы представлять несколько каналов.

Типы данных: ufix31

`enable` — Включите генерацию последовательности
скаляр

Когда этот управляющий сигнал установлен в true (1), это включает генерацию последовательности Голда.

Типы данных: Boolean

Вывод

развернуть все

`data` — Сгенерированная последовательность Голда
скаляр | вектор

Сгенерированная последовательность Голда, возвращенная как Boolean скаляр или вектор, в зависимости от размера входа init. Если init является вектором, то data является вектором, одного размера, представляя последовательности на независимых каналах.

Типы данных: Boolean

`valid` — Указывает на допустимые выходные данные
скаляр

Управляющий сигнал, который указывает, когда выходной порт data допустим.

Типы данных: Boolean

Примеры модели

Descrambling with Gold Sequence Generator

Дескремблирование с генератором последовательности Голда

Используйте блок LTE Gold Sequence Generator, чтобы реализовать дескремблер LTE.

Открытая модель

Параллельная генерация последовательности Голда

Используйте блок Gold Sequence Generator, чтобы сгенерировать несколько последовательностей параллельно для использования по оценке канала.

Открытая модель

Алгоритмы

развернуть все

Чтобы избежать задержки сдвига с сохранением выдвигаемых разрядов, блок применяет начальное значение как параллельную маску. Чтобы вычислить маску, блок делит начальный полином на полином сдвигового регистра линейной обратной связи.

Производительность

Эти данные ресурсов и данные о производительности являются синтезом, следует из сгенерированного HDL, предназначенного к плате Xilinx^® Zynq^®-7000 ZC706. Проект достигает частоты часов 625 МГц.

Ресурс	Использование
LUT	86
LUTRAM	0
FFS	107
Блокируйте RAM (16K)	0

Ссылки

[1] 3GPP TS 36.212. "Мультиплексирование и кодирование канала". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group; Развитый Универсальный Наземный Радио-доступ (к E-UTRA). URL: https://www.3gpp.org.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

LTE Gold Sequence Generator

Описание