NR LDPC Encoder

Выполните кодирование имеющей малую плотность проверки четности (LDPC) согласно 5G стандарт NR

Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок NR LPDC Encoder реализует энкодер имеющей малую плотность проверки четности (LDPC) с благоприятными для оборудования управляющими сигналами. Блок принимает биты данных, шину ctrl, основной номер графика и подъем размеров. Блок выходные параметры закодировал биты, шину ctrl, сняв размеры и выходной порт nextFrame. Поскольку, задержка блока варьируется, блок обеспечивает выходной порт nextFrame, который указывает, когда блок готов принять новые входные параметры.

Соответствия функциональности блока тот из nrLDPCEncode 5G Toolbox™ функция.

Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода. Можно использовать этот блок в кодировании канала нисходящего канала, и восходящий канал совместно использовал каналы и канал разбивки на страницы согласно TS 38.212 [1] стандарта Нового радио (NR) 5G.

Порты

Входной параметр

развернуть все

`data` — Биты входных данных
Булев вектор

Биты входных данных в виде булева вектор-столбца размера 64.

Для получения дополнительной информации о том, как задать входные данные, смотрите Входные данные Определения.

Типы данных: Boolean

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Типы данных: bus

`bgn` — Основной номер графика
Булев скаляр

Основной номер графика в виде булева скаляра. Когда этим значением является 0, блок применяет bgn 1. Когда этим значением является 1, блок применяет bgn 2. Для получения дополнительной информации о bgn 1 и bgn 2, смотрите раздел 5.3.2, TS 38.212 [1].

Типы данных: Boolean

`liftingSize` — Введите подъем размера
скаляр

Введите подъем размера в виде скаляра.

Для недопустимого значения liftingSize блок отбрасывает текущую систему координат и ожидает новой системы координат.

Для получения дополнительной информации о поддерживаемых поднимающихся значениях размера, смотрите раздел 5.3.2, TS 38.212 [1].

Типы данных: uint16

Вывод

развернуть все

`data` — Закодированные биты выходных данных
вектор

Закодированные биты выходных данных, возвращенные как вектор-столбец размера 64.

Блок выходные биты данных в аналогичном формате как биты входных данных. Извлеките эти закодированные биты выходных данных в том же формате для последующей обработки.

Типы данных: Boolean

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Типы данных: bus

`liftingSize` — Выведите подъем размера
скаляр

Выведите подъем размера, возвращенного как скаляр.

Типы данных: uint16

`nextFrame` — Готовый к новым входным параметрам
Булев скаляр

Блок устанавливает этот сигнал на 1 когда блок готов принять запуск следующей системы координат. Если блок получает сигнал входа start, в то время как nextFrame является 0, блок отбрасывает происходящую систему координат и начинает обрабатывать новые данные.

Для получения дополнительной информации смотрите Используя nextFrame Выходной сигнал.

Типы данных: Boolean

Примеры модели

LDPC Encode and Decode of Streaming Data

LDPC кодируют и декодируют потоковой передачи данных

Симулируйте Энкодер NR LDPC и блоки Декодера Энкодера NR LDPC. В этом примере оптимизированные оборудованием результаты этих блоков по сравнению с соответствующими функциями в 5G Toolbox™.

Открыть скрипт

Больше о

развернуть все

Определение входных данных

Входные данные для блока должны быть заданы как вектор-столбец размера 64. Необходимо обеспечить входные параметры как целое число ceil(liftingSize/64) такты.

Общее количество тактов, которых блок требует, чтобы принять кадр битов данных для кодирования, равно n x ceil(liftingSize/64), где n является количеством столбцов в матрице проверки четности. n зависит от основного номера графика, заданного входным портом bgn. Когда значением порта bgn является 0, блок устанавливает n на 22. Когда значением порта bgn является 1, блок устанавливает n на 10.

Следующие разделы показывают, как блок принимает биты входных данных на основе значений порта liftingSize и bgn.

Когда поднимающееся значение размера меньше 64, и bgn значение равно 0

Для значения liftingSize 2, блок принимает первые два бита ввода данных за каждый такт и игнорирует остающиеся 62 элемента за тот такт. Общее количество тактов, которых блок требует, чтобы получить биты входных данных, равняется 22.

Биты входных данных	1 такт	2 такта	3 такта	4 такта	...	21 такт	22 такта
`data[0]`	_D0	_D2	_D4	_D6	...	...	_D42
`data[1]`	_D1	_D3	_D5	_D7	...	...	_D43
...	X	X	X	X	X	X	X
...	X	X	X	X	X	X	X
`data[63]`	X	X	X	X	X	X	X

Когда liftingSize значение больше 64, и bgn значение равно 0

Для значения liftingSize 104, блок принимает 104 бита данных за два такта: сначала 64 бита данных за первый такт и 40 битов данных за второй такт. Блок игнорирует остающиеся 24 элемента за второй такт. Общее количество тактов, которых блок требует, чтобы получить биты входных данных, равняется 44.

Биты входных данных	Количество тактов
Биты входных данных	1 такт	2 такта	3 такта	4 такта	...	...	43 такта	44 такта
`data[0]`	_D0	_D64	_D104	_D168	...	...	_D2184	_D2248
`data[1]`	_D1	_D65	_D105	_D169	...	...	_D2185	_D2249
	...	...	...		...	...	...	...
...	...	_D103	...	_D207	...	...	...	_D2287
...	...	X	...	X	...	...	...	X
`data[63]`	_D63	X	_D167	X	...	...	_D2247	X

В вышеупомянутых таблицах элементы _Dn представляют биты данных, и X представляет проигнорированные значения.

Алгоритмы

развернуть все

Этот рисунок показывает блок-схему архитектуры блока NR LDPC Encoder.

Архитектура состоит из Контроллера, LUT Проверочной матрицы, Переключателя, Памяти, Неотрицательного Селектора Положения и Модульных блоков XOR. Блок Controller управляет потоком данных к и от Блока памяти и обеспечивает управляющие сигналы управлять функциональностью всех этих блоков. Блок Check Matrix LUT состоит из 5G стандарт NR LDPC [1] матричные значения проверки четности. На основе значений порта bgn и liftingSize блок Check Matrix LUT предоставляет вход блоку Shifter. Блок Systematic Parity Generator генерирует биты четности для первых четырех строк матрицы проверки четности и использует те сгенерированные биты четности, чтобы вычислить биты четности для остающихся строк матрицы проверки четности. Неотрицательный блок селектора положения выбирает неотрицательные положения матрицы проверки четности. Блок XOR Unit выполняет операцию с модулем путем завершения операции кодирования.

Задержка

Задержка варьируется на основе значений bgn и liftingSize. Поскольку задержка варьируется, используйте управляющий сигнал nextFrame определить, когда блок готов к новому входному кадру.

Этот рисунок показывает демонстрационный выход блока NR LDPC Encoder с задержкой. В этом случае значения порта bgn и liftingSize установлены к 0 и 384, соответственно. Задержка блока является 1 911 тактами.

Этот рисунок показывает демонстрационный выход блока NR LDPC Encoder с задержкой. В этом случае значения порта bgn и liftingSize установлены к 1 и 48, соответственно. Задержка блока является 233 тактами, и вы видите, что то же значение получено для двух систем координат.

Производительность

Производительность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза.

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности. Сгенерированный HDL предназначен на Оценочную плату Xilinx^® Zynq^®-7000 ZC706. Проект достигает частоты часов 420 МГц.

Ресурс	Используемый номер
Срез LUTs	8314
Регистры среза	9160
DSPS	0
Блокируйте RAM	3.5

Ссылки

[1] 3GPP TS 38.212. “NR; Мультиплексирование и кодирование канала”. Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group.

[2] Gallager, R. “Имеющие малую плотность Коды с проверкой четности”. Транзакции IEEE на Теории информации 8, № 1 (январь 1962): 21–28. www.doi.org/10.1109/TIT.1962.1057683.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Смотрите также

NR LDPC Decoder | nrLDPCEncode

Документация

NR LDPC Encoder

Описание

Порты

Входной параметр

`data` — Биты входных данных
Булев вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`bgn` — Основной номер графика
Булев скаляр

`liftingSize` — Введите подъем размера
скаляр

Вывод

`data` — Закодированные биты выходных данных
вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`liftingSize` — Выведите подъем размера
скаляр

`nextFrame` — Готовый к новым входным параметрам
Булев скаляр

Примеры модели

LDPC кодируют и декодируют потоковой передачи данных

Больше о

Определение входных данных

Когда поднимающееся значение размера меньше 64, и bgn значение равно 0

Когда liftingSize значение больше 64, и bgn значение равно 0

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Введенный в R2020a

Документация Wireless HDL Toolbox

Поддержка

Документация

NR LDPC Encoder

Описание

Порты

Входной параметр

data — Биты входных данных Булев вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

bgn — Основной номер графика Булев скаляр

liftingSize — Введите подъем размера скаляр

Вывод

data — Закодированные биты выходных данных вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

liftingSize — Выведите подъем размера скаляр

nextFrame — Готовый к новым входным параметрам Булев скаляр

Примеры модели

LDPC кодируют и декодируют потоковой передачи данных

Больше о

Определение входных данных

Когда поднимающееся значение размера меньше 64, и bgn значение равно 0

Когда liftingSize значение больше 64, и bgn значение равно 0

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Архитектура HDL

Свойства блока HDL

Смотрите также

Введенный в R2020a

Документация Wireless HDL Toolbox

Поддержка

`data` — Биты входных данных
Булев вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`bgn` — Основной номер графика
Булев скаляр

`liftingSize` — Введите подъем размера
скаляр

`data` — Закодированные биты выходных данных
вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`liftingSize` — Выведите подъем размера
скаляр

`nextFrame` — Готовый к новым входным параметрам
Булев скаляр

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.