NR Symbol Modulator

Модулируйте биты данных, чтобы объединить символы данных NR

Библиотека:
Wireless HDL Toolbox / Модуляция

Описание

Блок-диаграммы NR Symbol Modulator группа битов данных к символам комплексных данных при помощи типов модуляции поддержаны TS 38.211 [1] стандарта NR. Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода.

Блок принимает 1-битный из данных за один раз, наряду с управляющими сигналами, и выводит модулируемый комплексный символ с допустимым сигналом. Каждый комплексный символ включает стандартное количество битов на основе типа модуляции, как показано в этой следующей таблице. Если вы обеспечиваете ненесколько биты порядка модуляции как вход, блок игнорирует выходной символ с недостаточными или чрезмерными битами. Порядок модуляции является количеством битов на символ.

Тип модуляции	Порядок модуляции - количество битов на символ
BPSK	1
QPSK	2
16-QAM	4
64-QAM	6
256-QAM	8
pi/2-BPSK	1

Порты

Входной параметр

развернуть все

`data` — Биты входных данных
скаляр

Биты входных данных в виде скаляра. Блок принимает Boolean или ufix1 dataBits.

Типы данных: Boolean | fixdt(0,1,0)

`valid` — Укажите на допустимые входные данные
Булев скаляр

Управляющий сигнал, который указывает, допустимо ли входные данные. Когда этим значением является 1 (TRUE), блок принимает значения на входном порте data. Когда этим значением является 0 (FALSE), блок игнорирует значения на входном порте data.

Типы данных: Boolean

`modSel` — Выбор модуляции
целое число

Выберите тип модуляции путем определения его соответствующего значения, показанного в этой таблице.

Значения modSel от 0 до 5. Каждое значение представляет определенный тип модуляции.

Значение	Тип модуляции
0	BPSK
1	QPSK
2	16-QAM
3	64-QAM
4	256-QAM
5	pi/2-BPSK

Если вы задаете значение кроме одного перечисленного в этой таблице, блок отображает предупреждающее сообщение и:

Применяет модуляцию QPSK, когда load является 1 TRUE.
Продолжает текущую модуляцию, когда load является 0 ложь.

Для генерации HDL-кода задайте это значение в fixdt(0,3,0) формат.

Зависимости

Чтобы включить этот порт, установите параметр Modulation source на Input port.

Типы данных: fixdt(0,3,0) | double | single

`load` — Управление модуляцией
Булев скаляр

Управляющий сигнал произвести модуляцию.

Когда этим значением является 1 (TRUE), блок применяет модуляцию на основе modSel значения. Когда этим значением является 0 (FALSE), блок игнорирует любые изменения в modSel значении и продолжает текущую модуляцию до изменений load в 1 TRUE.

Если значение load превращается в 1 (TRUE) во время блочной операции, блок ресинхронизирует и перезапускает модуляцию с помощью текущего значения modSel. Этот перезапуск происходит, изменилось ли modSel значение. Например, если блок действует в 256-QAM режиме и изменениях значения load в 1 (TRUE) после того, как четыре из восьми необходимых входных битов отправляются в блок, блок отбрасывает те первые четыре бита и перезапускает его операцию от пятого бита.

Если вы не применяете значение load как 1 (TRUE) в начале блочной операции, по умолчанию, блок действует с модуляцией QPSK.

Зависимости

Чтобы включить этот порт, установите параметр Modulation source на Input port.

Типы данных: Boolean

Вывод

развернуть все

`data` — Модулируемые символы комплексных данных
скаляр

Модулируемые символы комплексных данных, возвращенные как скаляр.

Типы данных: single | double | fixdt(1,wordlength,wordlength-2)
Поддержка комплексного числа: Да

`valid` — Допустимая индикация выходных данных
Булев скаляр

Управляющий сигнал, который указывает, допустимы ли данные из выходного порта data. Когда этим значением является 1 (TRUE), блок возвращает допустимые данные по выходному порту data. Когда этим значением является 0 (FALSE), блок игнорирует значения на выходном порте data.

Типы данных: Boolean

Параметры

развернуть все

Основной

`Modulation source` — Источник для типа модуляции
`Property` (значение по умолчанию) | `Input port`

Чтобы задать тип модуляции при помощи параметра Modulation, выберите Property. Чтобы задать тип модуляции от порта modSel в течение времени выполнения, выберите Input port.

`Modulation` — Тип модуляции
`BPSK` (значение по умолчанию) | `QPSK` | `16-QAM` | `64-QAM` | `256-QAM` | `pi/2-BPSK`

Выберите тип модуляции.

Зависимости

Чтобы включить этот параметр, установите параметр Modulation source на Property.

Типы данных

`Output data type` — Выбор типа выходных данных
`double` (значение по умолчанию) | `single` | `Custom`

Задайте тип данных для выходных данных.

double и single типы данных поддерживаются для симуляции.

Для симуляции и генерации HDL-кода, установленной это значение к Custom.

`Word length` — Выведите размер слова
16 (значение по умолчанию) | целое число в области значений [3, 32]

Задайте выходной размер слова. Это значение должно быть целым числом в области значений [3, 32].

Зависимости

Чтобы включить этот параметр, установите параметр Output data type на Custom.

Примеры модели

Модуляция символа NR битов данных

Используйте блок NR Symbol Modulator, чтобы модулировать биты данных к символам комплексных данных. Можно сгенерировать HDL-код от этого блока.

Открыть скрипт

Алгоритмы

развернуть все

Задержка

Эти рисунки показывают демонстрационные выходные параметры блока, когда управляется с фиксированным типом модуляции, примененным с помощью параметра Modulation и, когда управляется с варьировавшимися типами модуляции, примененными с помощью входного порта modSel. Задержка блока равна сумме трех тактов и количеству битов на символ.

Блок получает выходные символы в допустимых циклах.

Этот рисунок показывает демонстрационный выход, когда вы выбираете BPSK модуляция при помощи параметра Modulation. В этом демонстрационном выходе задержка блока равняется 4.

Этот рисунок показывает демонстрационный выход, когда вы выбираете BPSK, QPSK, 16-QAM, 64-QAM, 256-QAM, и pi/2-BPSK модуляции при помощи входного порта modSel. Задержка блока меняется в зависимости от выбора модуляции.

Производительность

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока при использовании входного порта modSel как источник модуляции и выходной размер слова 16. Сгенерированный HDL предназначен на оценочную плату Xilinx^® Zynq^®-7000 ZC706. Проект достигает частоты часов 872 МГц.

Ресурс	Используемый номер
Срез LUTs	61
Регистры среза	67
DSP48	0

Ссылки

[1] 3GPP TS 38.211. "NR; Физические каналы и модуляция". Проект Партнерства третьего поколения; Сеть радиодоступа Technical Specification Group. URL: https://www.3gpp.org.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Этот блок не имеет никакой HDL Block Properties.

Документация

NR Symbol Modulator

Описание

Порты

Входной параметр

`data` — Биты входных данных
скаляр

`valid` — Укажите на допустимые входные данные
Булев скаляр

`modSel` — Выбор модуляции
целое число

Зависимости

`load` — Управление модуляцией
Булев скаляр

Зависимости

Вывод

`data` — Модулируемые символы комплексных данных
скаляр

`valid` — Допустимая индикация выходных данных
Булев скаляр

Параметры

Основной

`Modulation source` — Источник для типа модуляции
`Property` (значение по умолчанию) | `Input port`

`Modulation` — Тип модуляции
`BPSK` (значение по умолчанию) | `QPSK` | `16-QAM` | `64-QAM` | `256-QAM` | `pi/2-BPSK`

Зависимости

Типы данных

`Output data type` — Выбор типа выходных данных
`double` (значение по умолчанию) | `single` | `Custom`

`Word length` — Выведите размер слова
16 (значение по умолчанию) | целое число в области значений [3, 32]

Зависимости

Примеры модели

Модуляция символа NR битов данных

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Введенный в R2019a

Документация Wireless HDL Toolbox

Поддержка

Документация

NR Symbol Modulator

Описание

Порты

Входной параметр

data — Биты входных данных скаляр

valid — Укажите на допустимые входные данные Булев скаляр

modSel — Выбор модуляции целое число

Зависимости

load — Управление модуляцией Булев скаляр

Зависимости

Вывод

data — Модулируемые символы комплексных данных скаляр

valid — Допустимая индикация выходных данных Булев скаляр

Параметры

Основной

Modulation source — Источник для типа модуляции Property (значение по умолчанию) | Input port

Modulation — Тип модуляции BPSK (значение по умолчанию) | QPSK | 16-QAM | 64-QAM | 256-QAM | pi/2-BPSK

Зависимости

Типы данных

Output data type — Выбор типа выходных данных double (значение по умолчанию) | single | Custom

Word length — Выведите размер слова16 (значение по умолчанию) | целое число в области значений [3, 32]

Зависимости

Примеры модели

Модуляция символа NR битов данных

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Введенный в R2019a

Документация Wireless HDL Toolbox

Поддержка

`data` — Биты входных данных
скаляр

`valid` — Укажите на допустимые входные данные
Булев скаляр

`modSel` — Выбор модуляции
целое число

`load` — Управление модуляцией
Булев скаляр

`data` — Модулируемые символы комплексных данных
скаляр

`valid` — Допустимая индикация выходных данных
Булев скаляр

`Modulation source` — Источник для типа модуляции
`Property` (значение по умолчанию) | `Input port`

`Modulation` — Тип модуляции
`BPSK` (значение по умолчанию) | `QPSK` | `16-QAM` | `64-QAM` | `256-QAM` | `pi/2-BPSK`

`Output data type` — Выбор типа выходных данных
`double` (значение по умолчанию) | `single` | `Custom`

`Word length` — Выведите размер слова
16 (значение по умолчанию) | целое число в области значений [3, 32]

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.