Системная интеграция ядра IP процессора DL

Вручную интегрируйте сгенерированное ядро процессора IP глубокого обучения (DL) в свою разработку системы

Deep Learning HDL Toolbox™ генерирует ядро процессора IP глубокого обучения (DL) и создает потоки битов FPGA для поддерживаемых плат FPGA. Для получения дополнительной информации смотрите, Генерируют Пользовательский IP Процессора и Генерируют Пользовательский Поток битов.

Можно ускорить интегрирование сгенерированного ядра IP процессора DL в разработку системы:

  • Генерация ядра IP Процессора DL.

  • Используя компилятор сгенерировал распределение буферов внешней памяти.

  • Форматирование данных о внешней памяти ввода и вывода.

  • Создание AXI4 указывает карты. Регистры AXI4 позволяют MATLAB® управлять и программировать ядро IP процессора DL.

Темы

Запуск

Ядро IP процессора глубокого обучения

Узнайте о сгенерированном ядре процессора IP глубокого обучения.

Выход компилятора

Определите целевые смещения внешней памяти на основе своего проекта сетевого и оборудования.

Формат данных внешней памяти

Задайте формат данных внешней памяти ввода и вывода.

Карта регистра процессора глубокого обучения

Используйте MATLAB или другие ведущие устройства AXI4, чтобы управлять и программировать ядро процессора IP глубокого обучения.

Рекомендуемые примеры

Authoring a Reference Design for Live Camera Integration with Deep Learning Processor IP Core

Авторская разработка исходного проекта для живой интеграции камеры с ядром IP процессора глубокого обучения

Создайте исходный проект HDL Coder™, который содержит сгенерированное ядро процессора IP глубокого обучения. Исходный проект получает живой вход камеры и использует развернутую серийную сеть, чтобы классифицировать объекты на вход камеры. Этот рисунок является высокоуровневой архитектурной схемой, которая показывает исходный проект, который будет реализован по Ультрашкале Xilinx™ Zynq™ + (TM) Оценочный комплект MPsoC ZCU102.

Открыть скрипт
Run a Deep Learning Network on FPGA with Live Camera Input

Запустите нейронную сеть для глубокого обучения на FPGA с живым входом камеры

Модель, предварительно обрабатывающая логику, которая получает живой вход камеры. Вы реализуете его на Zynq® Ultrascale + (TM) плата MPSoC ZCU102 при помощи пользовательского проекта ссылки на видеоролик, который имеет интегрированное ядро процессора IP глубокого обучения для предметной классификации. Этот пример использует рабочий процесс элемента кода HW/SW HDL Coder™.

Открыть скрипт

Документация Deep Learning HDL Toolbox

Поддержка

Для просмотра документации необходимо авторизоваться на сайте