Системная интеграция ядра IP процессора DL

Вручную интегрируйте сгенерированное ядро процессора IP глубокого обучения (DL) в свою разработку системы

Deep Learning HDL Toolbox™ генерирует ядро процессора IP глубокого обучения (DL) и создает потоки битов FPGA для поддерживаемых плат FPGA. Для получения дополнительной информации смотрите, Генерируют Пользовательский IP Процессора и Генерируют Пользовательский Поток битов.

Можно ускорить интегрирование сгенерированного ядра IP процессора DL в разработку системы:

  • Генерация ядра IP Процессора DL.

  • Используя компилятор сгенерировал распределение буферов внешней памяти.

  • Форматирование данных о внешней памяти ввода и вывода.

  • Создание AXI4 указывает карты. Регистры AXI4 позволяют MATLAB® управлять и программировать ядро IP процессора DL.

Темы

Запуск

Ядро IP процессора глубокого обучения

Узнайте о сгенерированном ядре процессора IP глубокого обучения.

Выход компилятора

Определите целевые смещения внешней памяти на основе своего проекта сетевого и оборудования.

Формат данных внешней памяти

Задайте формат данных внешней памяти ввода и вывода.

Карта регистра процессора глубокого обучения

Используйте MATLAB или другие ведущие устройства AXI4, чтобы управлять и программировать ядро процессора IP глубокого обучения.

Рекомендуемые примеры

Для просмотра документации необходимо авторизоваться на сайте