Алгоритм CORDIC является благоприятным для оборудования методом для выполнения тригонометрических функций. Это - итеративный алгоритм, который аппроксимирует решение путем схождения к идеальной точке. Блок использует CORDIC векторизация режима, чтобы итеративно вращать вход на вещественную ось.

Метод Givens для вращения комплексного числа x+iy углом θ следующие. Направление вращения, d, +1 для против часовой стрелки и −1 для по часовой стрелке.

Для аппаратной реализации факторизуйте becauseθ, чтобы оставить термин tanθ.

Чтобы вращать вектор на вещественную ось, выберите ряд вращений _θn так, чтобы $$\tan {\theta }_n=2^{-n}$$. Удалите термин becauseθ, таким образом, каждое итеративное вращение использует только сдвиг, и добавьте операции.

Объедините отсутствие условия becauseθ от каждой итерации в константу, и примените его с одним множителем к результату итогового вращения. Выходная величина является масштабированным окончательным значением x. Выходной угол, z, является суммой углов поворота.

Область сходимости для стандартного вращения CORDIC составляет ≈ ±99.7 °. Работать вокруг этого ограничения, прежде, чем сделать любое вращение, блок-диаграммы вход в [0, π/4] область значений с помощью этого алгоритма.

if abs(x) > abs(y) 
  input_mapped = [abs(x), abs(y)];
else
  input_mapped = [abs(y), abs(x)];
end

Квадрантное отображение сохраняет аппаратные ресурсы и уменьшает задержку путем сокращения количества настроек канала связи CORDIC одной. Фактор усиления CORDIC, Kn, поэтому не включает n=0, или потому что (π/4), называют.

После того, как итерации CORDIC завершены, блок настраивает угол назад к его исходному местоположению. Сначала это настраивает угол правильной стороне π/4.

if abs(x) > abs(y)
  angle_unmapped = CORDIC_out;
else
  angle_unmapped = (pi/2) - CORDIC_out;
end

if (x < 0) 
  if (y < 0)
    output_angle = - pi + angle_unmapped;
  else
    output_angle = pi - angle_unmapped;
else
  if (y<0)
    output_angle = -angle_unmapped;

Блок генерирует конвейерную архитектуру HDL, чтобы максимизировать пропускную способность. Каждая итерация CORDIC сделана в одной настройке канала связи. Множитель усиления, если включено, реализован с логикой канонической цифры со знаком (CSD).

Если вы используете векторный вход, этот блок реплицирует эту архитектуру параллельно для каждого элемента вектора.

Следующая таблица показывает Magnitude и Angle размер слова (WL) выхода для конкретного входного размера слова (WL). FL обозначает дробную длину, используемую в представлении фиксированной точки.

Логика CORDIC при каждой настройке канала связи реализует одну итерацию. Для каждой настройки канала связи сдвиг и угловое вращение являются константами.

Когда вы устанавливаете Output format на Magnitude, блок не генерирует HDL-код для углового накопления и квадрантной логики коррекции.

Этот формат нормирует угловые значения радиана фиксированной точки вокруг модульного круга. Это использование битов может быть более эффективным, чем использование области значений [0, 2π] радианы. Также этот нормированный угловой формат включает перенос угла в 0, или 2π без дополнительного обнаруживают и корректируют логику.

Например, представляя угол результатами на 3 бита в этих нормированных значениях.

Блок нормирует углы через [0, π/4] и сопоставляет их с правильным октантом в конце вычисления.

Когда допустимый вход применяется, допустимый выход происходит после Number of iterations + 4 цикла.

Когда вы устанавливаете параметр Number of iterations source на Property, блок сразу показывает задержку. Когда вы устанавливаете Number of iterations source на Auto, блок вычисляет задержку на основе типа данных входного порта и отображает задержку, когда вы обновляете модель.

Когда вы устанавливаете параметр Number of iterations source на Auto, количество итераций является входным WL − 1, и задержка является входом WL + 3. Если вход имеет тип данных double или single, количество итераций равняется 16, и задержка равняется 20.

Уровень был измерен для настройки по умолчанию с выходным отключенным масштабированием и fixdt(1,16,12) входной параметр. Когда сгенерированный HDL-код синтезируется в Xilinx^® Virtex^®-6 (XC6VLX240T-1FFG1156) FPGA, проект достигает тактовой частоты на 260 МГц. Это использует следующие ресурсы.

Эффективность синтезируемого HDL-кода варьируется в зависимости от вашей цели и опций синтеза. Когда вы используете векторный вход, использование ресурсов является во времена VectorSize скалярным использованием ресурсов.