Complex to Magnitude-Angle HDL Optimized

Вычислите величину и угол фазы комплексного сигнала – оптимизированный для генерации HDL-кода с помощью алгоритма CORDIC

расширьте все на странице

Библиотека:
Поддержка HDL DSP System Toolbox / Математические функции

Описание

Блок Complex to Magnitude-Angle HDL Optimized вычисляет величину и угол фазы комплексного сигнала и обеспечивает благоприятные для оборудования управляющие сигналы. Чтобы достигнуть эффективной реализации HDL, блок использует конвейерный Координатный Компьютер Вращения (CORDIC) алгоритм.

Можно использовать этот блок, чтобы реализовать операции такой как atan2 в оборудовании.

Порты

Входной параметр

развернуть все

`dataIn` — Комплексный входной сигнал
скаляр | вектор

Комплексный входной сигнал в виде скаляра, вектор-столбец, представляющий выборки вовремя или вектор-строку, представляющий каналы. Используя векторный вход увеличивает пропускную способность при использовании большего количества аппаратных ресурсов. Блок реализует логику преобразования параллельно для каждого элемента вектора. Входной вектор может содержать до 64 элементов.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

`validIn` — Валидность входных данных
`Boolean` скаляр

Когда validIn является true, блок собирает данные от входного порта dataIn. Сигнал validIn применяется ко всем выборкам в векторном входном сигнале.

Типы данных: Boolean

Вывод

развернуть все

`Magnitude` — Величина входного сигнала
скаляр | вектор

Величина входного сигнала, возвращенного как скаляр, вектор-столбец, представляющий выборки вовремя или вектор-строку, представляющий каналы. Размерности этого порта совпадают с размерностями порта dataIn.

Зависимости

Чтобы включить этот порт, установите параметр Output format на Magnitude and Angle или Magnitude.

`Angle` — Угол входного сигнала
скаляр | вектор

Угол входного сигнала, возвращенного как скаляр, вектор-столбец, представляющий выборки вовремя или вектор-строку, представляющий каналы. Размерности этого порта совпадают с размерностями порта dataIn.

Зависимости

Чтобы включить этот порт, установите параметр Output format на Magnitude and Angle или Angle.

`validOut` — Валидность выходных данных
`Boolean` скаляр

Блок устанавливает validOut на true с каждыми допустимыми данными, возвращенными на Magnitude или выходных портах Angle. Сигнал validOut применяется ко всем выборкам в векторном выходном сигнале.

Типы данных: Boolean

Параметры

развернуть все

`Number of iterations source` — Источник количества итераций
`Auto` (значение по умолчанию) | `Property`

Чтобы определить номер итераций к входу WL − 1, выберите Auto. Если вход имеет тип данных double или single, номер итераций определяется к 16 по умолчанию.
Чтобы задать количество итераций при помощи параметра Number of iterations, выберите Property.

`Number of iterations` — Количество итераций CORDIC
положительное целое число

Количество итераций должно быть меньше чем или равно входу WL − 1. Задержка блока зависит от количества выполняемых итераций. Для получения информации о задержке смотрите Задержку.

Зависимости

Чтобы включить этот параметр, установите Number of iterations source на Property.

`Output format` — Формат выходного сигнала
`Magnitude and Angle` (значение по умолчанию) | `Magnitude` | `Angle`

Используйте этот параметр, чтобы задать, какие выходные порты включены.

Чтобы включить Magnitude и выходные порты Angle, выберите Magnitude and Angle (значение по умолчанию).
Чтобы включить выходной порт Magnitude и отключить выходной порт Angle, выберите Magnitude.
Чтобы включить выходной порт Angle и отключить выходной порт Magnitude, выберите Angle.

`Angle format` — Выведите угловой формат
`Normalized` (значение по умолчанию) | `Radians`

Возвратить Angle выход как значение фиксированной точки, которое нормирует углы в области значений [–1,1], select Normalized. Для получения дополнительной информации смотрите Нормированный Угловой Формат.
Чтобы возвратить Angle выход как значение фиксированной точки в области значений [-π, π], выбирают Radians. При использовании этого блока, чтобы реализовать atan2 функция, установленная этот параметр на Radians.

`Scale output` — Scales выход
`on` (значение по умолчанию) | `off`

Выберите этот параметр, чтобы умножить Angle выход на инверсию фактора усиления CORDIC.

Примечание

Если вы очищаете этот параметр и применяете усиление CORDIC в другом месте в вашем проекте, необходимо исключить термин π/4. Поскольку квадрант, сопоставляющий алгоритм, заменяет первую итерацию CORDIC путем отображения входных параметров на угловую область значений [0, π/4], начальное вращение не вносит термин усиления.

Примеры модели

Реализуйте Функцию atan2 для HDL

Используйте блок Complex to Magnitude-Angle HDL Optimized, чтобы реализовать функцию atan2 в оборудовании.

HDL Optimized QAM Transmitter and Receiver

HDL оптимизированный передатчик QAM и приемник

Реализуйте 64-QAM передатчик и приемник для генерации HDL-кода и аппаратной реализации.

Алгоритмы

развернуть все

Алгоритм CORDIC

Алгоритм CORDIC является благоприятным для оборудования методом для выполнения тригонометрических функций. Это - итеративный алгоритм, который аппроксимирует решение путем схождения к идеальной точке. Блок использует CORDIC векторизация режима, чтобы итеративно вращать вход на вещественную ось.

Метод Givens для вращения комплексного числа x+iy углом θ следующие. Направление вращения, d, +1 для против часовой стрелки и −1 для по часовой стрелке.

$\begin{array}{l} x_{r} = x \cos θ - d y \sin θ \\ y_{r} = y \cos θ + d x \sin θ \end{array}$

Для аппаратной реализации факторизуйте becauseθ, чтобы оставить термин tanθ.

$\begin{array}{l} x_{r} = \cos θ (x - d y \tan θ) \\ y_{r} = \cos θ (y + d x \tan θ) \end{array}$

Чтобы вращать вектор на вещественную ось, выберите ряд вращений _θn так, чтобы $\tan θ_{n} = 2^{- n}$ . Удалите термин becauseθ, таким образом, каждое итеративное вращение использует только сдвиг, и добавьте операции.

$\begin{array}{l} R x_{n} = x_{n - 1} - d_{n} y_{n - 1} 2^{- n} \\ R y_{n} = y_{n - 1} + d_{n} x_{n - 1} 2^{- n} \end{array}$

Объедините отсутствие условия becauseθ от каждой итерации в константу, и примените его с одним множителем к результату итогового вращения. Выходная величина является масштабированным окончательным значением x. Выходной угол, z, является суммой углов поворота.

$\begin{array}{l} x_{r} = (\cos θ_{0} \cos θ_{1} ... \cos θ_{n}) R x_{N} \\ z = \sum_{0}^{N} d_{n} θ_{n} \end{array}$

Измененный алгоритм CORDIC

Область сходимости для стандартного вращения CORDIC составляет ≈ ±99.7 °. Работать вокруг этого ограничения, прежде, чем сделать любое вращение, блок-диаграммы вход в [0, π/4] область значений с помощью этого алгоритма.

if abs(x) > abs(y) 
  input_mapped = [abs(x), abs(y)];
else
  input_mapped = [abs(y), abs(x)];
end

В каждой итерации блок вращает вектор к вещественной оси. Вращение состоит против часовой стрелки в том, когда y отрицателен, и по часовой стрелке когда y положителен.

Квадрантное отображение сохраняет аппаратные ресурсы и уменьшает задержку путем сокращения количества настроек канала связи CORDIC одной. Фактор усиления CORDIC, Kn, поэтому не включает n=0, или потому что (π/4), называют.

$K_{n} = c o s θ_{1} ... \cos θ_{n} = потому что (26.565) \cdot потому что (14.036) \cdot потому что (7.125) \cdot потому что (3.576)$

После того, как итерации CORDIC завершены, блок настраивает угол назад к его исходному местоположению. Сначала это настраивает угол правильной стороне π/4.

if abs(x) > abs(y)
  angle_unmapped = CORDIC_out;
else
  angle_unmapped = (pi/2) - CORDIC_out;
end

Затем блок инвертирует угол к исходному квадранту.

if (x < 0) 
  if (y < 0)
    output_angle = - pi + angle_unmapped;
  else
    output_angle = pi - angle_unmapped;
else
  if (y<0)
    output_angle = -angle_unmapped;

Архитектура

Блок генерирует конвейерную архитектуру HDL, чтобы максимизировать пропускную способность. Каждая итерация CORDIC сделана в одной настройке канала связи. Множитель усиления, если включено, реализован с логикой канонической цифры со знаком (CSD).

Если вы используете векторный вход, этот блок реплицирует эту архитектуру параллельно для каждого элемента вектора.

Следующая таблица показывает Magnitude и Angle размер слова (WL) выхода для конкретного входного размера слова (WL). FL обозначает дробную длину, используемую в представлении фиксированной точки.

Введите размер слова	Выведите размер слова величины
fixdt (0, WL, FL)	fixdt (0, WL + 2, FL)
fixdt (1, WL, FL)	fixdt (1, WL + 1, FL)

Введите размер слова	Выведите угловой размер слова
fixdt ([], WL, FL)	Радианы	fixdt (1, WL + 3, WL)
fixdt ([], WL, FL)	'normalized'	fixdt (1, WL + 3, WL+2)

Логика CORDIC при каждой настройке канала связи реализует одну итерацию. Для каждой настройки канала связи сдвиг и угловое вращение являются константами.

Когда вы устанавливаете Output format на Magnitude, блок не генерирует HDL-код для углового накопления и квадрантной логики коррекции.

Нормированный угловой формат

Этот формат нормирует угловые значения радиана фиксированной точки вокруг модульного круга. Это использование битов может быть более эффективным, чем использование области значений [0, 2π] радианы. Также этот нормированный угловой формат включает перенос угла в 0, или 2π без дополнительного обнаруживают и корректируют логику.

Например, представляя угол результатами на 3 бита в этих нормированных значениях.

Блок нормирует углы через [0, π/4] и сопоставляет их с правильным октантом в конце вычисления.

Задержка

Когда допустимый вход применяется, допустимый выход происходит после Number of iterations + 4 цикла.

Когда вы устанавливаете параметр Number of iterations source на Property, блок сразу показывает задержку. Когда вы устанавливаете Number of iterations source на Auto, блок вычисляет задержку на основе типа данных входного порта и отображает задержку, когда вы обновляете модель.

Когда вы устанавливаете параметр Number of iterations source на Auto, количество итераций является входным WL − 1, и задержка является входом WL + 3. Если вход имеет тип данных double или single, количество итераций равняется 16, и задержка равняется 20.

Производительность

Уровень был измерен для настройки по умолчанию с выходным отключенным масштабированием и fixdt(1,16,12) входной параметр. Когда сгенерированный HDL-код синтезируется в Xilinx^® Virtex^®-6 (XC6VLX240T-1FFG1156) FPGA, проект достигает тактовой частоты на 260 МГц. Это использует следующие ресурсы.

Ресурс	Используемый номер
LUT	882
FFS	792
Xilinx LogiCORE^® DSP48	0
Блокируйте RAM (16K)	0

Эффективность синтезируемого HDL-кода варьируется в зависимости от вашей цели и опций синтеза. Когда вы используете векторный вход, использование ресурсов является во времена VectorSize скалярным использованием ресурсов.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для акселератора Simulink^® и быстрых режимов Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительный параметр конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Введенный в R2014b

Документация

Complex to Magnitude-Angle HDL Optimized

Описание

Порты

Входной параметр

`dataIn` — Комплексный входной сигнал
скаляр | вектор

`validIn` — Валидность входных данных
`Boolean` скаляр

Вывод

`Magnitude` — Величина входного сигнала
скаляр | вектор

Зависимости

`Angle` — Угол входного сигнала
скаляр | вектор

Зависимости

`validOut` — Валидность выходных данных
`Boolean` скаляр

Параметры

`Number of iterations source` — Источник количества итераций
`Auto` (значение по умолчанию) | `Property`

`Number of iterations` — Количество итераций CORDIC
положительное целое число

Зависимости

`Output format` — Формат выходного сигнала
`Magnitude and Angle` (значение по умолчанию) | `Magnitude` | `Angle`

`Angle format` — Выведите угловой формат
`Normalized` (значение по умолчанию) | `Radians`

`Scale output` — Scales выход
`on` (значение по умолчанию) | `off`

Примеры модели

Реализуйте Функцию atan2 для HDL

HDL оптимизированный передатчик QAM и приемник

Алгоритмы

Алгоритм CORDIC

Измененный алгоритм CORDIC

Архитектура

Нормированный угловой формат

Задержка

Производительность

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Документация DSP System Toolbox

Поддержка

Документация

Complex to Magnitude-Angle HDL Optimized

Описание

Порты

Входной параметр

dataIn — Комплексный входной сигнал скаляр | вектор

validIn — Валидность входных данных Boolean скаляр

Вывод

Magnitude — Величина входного сигнала скаляр | вектор

Зависимости

Angle — Угол входного сигнала скаляр | вектор

Зависимости

validOut — Валидность выходных данных Boolean скаляр

Параметры

Number of iterations source — Источник количества итераций Auto (значение по умолчанию) | Property

Number of iterations — Количество итераций CORDIC положительное целое число

Зависимости

Output format — Формат выходного сигнала Magnitude and Angle (значение по умолчанию) | Magnitude | Angle

Angle format — Выведите угловой формат Normalized (значение по умолчанию) | Radians

Scale output — Scales выход on (значение по умолчанию) | off

Примеры модели

Реализуйте Функцию atan2 для HDL

HDL оптимизированный передатчик QAM и приемник

Алгоритмы

Алгоритм CORDIC

Измененный алгоритм CORDIC

Архитектура

Нормированный угловой формат

Задержка

Производительность

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Документация DSP System Toolbox

Поддержка

`dataIn` — Комплексный входной сигнал
скаляр | вектор

`validIn` — Валидность входных данных
`Boolean` скаляр

`Magnitude` — Величина входного сигнала
скаляр | вектор

`Angle` — Угол входного сигнала
скаляр | вектор

`validOut` — Валидность выходных данных
`Boolean` скаляр

`Number of iterations source` — Источник количества итераций
`Auto` (значение по умолчанию) | `Property`

`Number of iterations` — Количество итераций CORDIC
положительное целое число

`Output format` — Формат выходного сигнала
`Magnitude and Angle` (значение по умолчанию) | `Magnitude` | `Angle`

`Angle format` — Выведите угловой формат
`Normalized` (значение по умолчанию) | `Radians`

`Scale output` — Scales выход
`on` (значение по умолчанию) | `off`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.