Пакет: кодер
HDL codegen объект настройки
coder.HdlConfig объект содержит параметры конфигурации что HDL codegen функция требует, чтобы сгенерировать HDL-код. Используйте -config опция, чтобы передать этот объект codegen функция.
hdlcfg =
coder.config('hdl')coder.HdlConfig объект для генерации HDL-кода.
Основной
|
Минимальная битная ширина для разделяемых сумматоров в виде положительного целого числа. Если Значения: целое число, больше, чем или равный 2 | ||||||||
|
Задайте активный фронт синхроимпульса. Значения: | ||||||||
|
Приоритет для распределенного алгоритма конвейеризации.
Значения: | ||||||||
|
Сгенерируйте испытательный стенд HDL в виде Значения: | ||||||||
|
Стандарт кодирования HDL, чтобы следовать и проверять при генерации кода. Генерирует отчет податливости, показывающий ошибки, предупреждения и сообщения. Значения: | ||||||||
|
HDL, кодирующий стандартные правила и настройки отчетов, заданное использование HDL Coding Standard Customization Properties. Если вы хотите настроить правила стандарта кодирования и отчет, необходимо установить Значение: HDL, кодирующий стандартный объект индивидуальной настройки | ||||||||
|
Скрипт инструмента линта HDL, чтобы сгенерировать. Значения: | ||||||||
|
Инициализация скрипта линта HDL называет в виде вектора символов. | ||||||||
|
Команда скрипта линта HDL. Если вы устанавливаете custom_lint_tool_command -option1 -option2 %s | ||||||||
|
Завершение скрипта линта HDL называет в виде вектора символов. | ||||||||
|
Задайте, инициализировать ли весь блок RAM к Значения: | ||||||||
|
Задайте, включать ли встроенные настройки в сгенерированный код VHDL. Когда Когда Значения: | ||||||||
|
Оптимизация цикла в сгенерированном коде. Смотрите Оптимизируют Циклы MATLAB.
| ||||||||
|
Задайте, не использовать ли генерацию часов, включают логику. Когда Когда | ||||||||
|
Задайте максимальную входную ширину бита для аппаратных множителей. Если битная ширина входа множителя больше этого порога, HDL Coder™ разделяет множитель в меньшие множители. Чтобы улучшить ваши аппаратные результаты отображения, установите этот порог к входной ширине бита DSP или оборудования множителя на вашем целевом устройстве. Значения: целое число, больше, чем или равный 2 | ||||||||
|
Минимальная битная ширина для разделяемых множителей в виде положительного целого числа. Если Значения: целое число, больше, чем или равный 2 | ||||||||
|
Сгенерируйте instantiable модули HDL-кода от функций. Значения: | ||||||||
|
Препятствуйте тому, чтобы распределенная конвейеризация переместила задержки проекта, или позвольте распределенной конвейеризации перемещать задержки проекта в виде Персистентные переменные и Значения: | ||||||||
|
Совместно используйте сумматоры в виде Если Значения: | ||||||||
|
Совместно используйте множители в виде Если Значения: | ||||||||
|
Симулируйте сгенерированный код в виде Значения: | ||||||||
|
Максимальное количество итераций симуляции во время генерации испытательного стенда в виде целого числа. Это свойство влияет только на генерацию испытательного стенда, не симуляцию во время преобразования фиксированной точки. Значения: неограниченное (значение по умолчанию) | положительное целое число | ||||||||
|
Имя инструмента Simulation. Значения: | ||||||||
|
Имя инструмента Synthesis. Значения: | ||||||||
|
Целевая серия ИС синтеза называет в виде вектора символов. Значения: | ||||||||
|
Целевое устройство синтеза называет в виде вектора символов. Значения: | ||||||||
|
Целевой пакет синтеза называет в виде вектора символов. Значения: | ||||||||
|
Целевая скорость синтеза в виде вектора символов. Значения: | ||||||||
|
Синтезируйте сгенерированный код или не в виде Значения: | ||||||||
|
Выходной язык сгенерированного кода. Значения: | ||||||||
|
Имя функции испытательного стенда в виде вектора символов. Необходимо задать испытательный стенд. Значения: | ||||||||
|
Синхронизация архитектуры контроллера.
| ||||||||
|
Постфикс, чтобы добавить, чтобы спроектировать имя, чтобы сформировать имя синхронизации контроллера в виде вектора символов. Значения: | ||||||||
|
Создайте и используйте файлы данных для чтения и записи входных и выходных данных испытательного стенда. Значения: | ||||||||
|
Целевое имя библиотеки для сгенерированного кода VHDL® в виде вектора символов. Значения: |
Cosimulation
|
Сгенерируйте cosimulation испытательный стенд или не в виде Значения: |
|
Симулируйте сгенерированный cosimulation испытательный стенд в виде Значения: |
|
Время (за такты) между deassertion сброса и утверждением часов включает. Значения: |
|
Номер наносекунд часы высок. Значения: |
|
Номер наносекунд часы является низким. Значения: |
|
Время задержки для входных сигналов и обеспеченных сигналов сброса, заданных в наносекундах. Значения: |
|
Регистрируйте и постройте выходные параметры функции исходного проекта и симулятора HDL. Значения: |
|
Задайте время (за такты) между утверждением и deassertion сброса. Значения: |
|
Режим выполнения симулятора HDL в процессе моделирования. Когда в Пакетном режиме, вы не видите графический интерфейс пользователя симулятора HDL, и симулятор HDL автоматически закрывается после симуляции. Значения: |
|
Симулятор HDL для сгенерированного cosim испытательного стенда. Значения: |
FPGA в цикле
|
Сгенерируйте испытательный стенд FIL или не в виде Значения: |
|
Симулируйте сгенерированный cosimulation испытательный стенд в виде Значения: |
|
Плата FPGA называет в виде вектора символов. Необходимо заменить значение по умолчанию и задать допустимое имя платы. Значения: |
|
IP-адрес платы FPGA в виде вектора символов. Необходимо ввести допустимый IP-адрес. Значения: |
|
Мак адрес платы FPGA в виде вектора символов. Необходимо ввести допустимый Мак адрес. Значения: |
|
Список дополнительных исходных файлов, чтобы включать в виде вектора символов. Разделите имена файлов точкой с запятой ("";). Значения: |
|
Регистрируйте и постройте выходные параметры функции исходного проекта и FPGA. Значения: |
Можно также сгенерировать HDL-код из кода MATLAB с помощью HDL Workflow Advisor. Для получения дополнительной информации смотрите Основную генерацию HDL-кода и Синтез FPGA из MATLAB.
