Сигнал задержки входа к одному периоду расчета, когда внешний Включает сигнал, верно
HDL Coder / Дискретный
Блок Unit Delay Enabled Synchronous задерживает входной сигнал u к одному периоду расчета, когда внешние Включают сигнал, верно. Когда Разрешать сигнал является ложным, и выходной сигнал состояния содержат предыдущее значение. Разрешать сигнал верен, когда E не является нулем и ложью, когда E является нулем.
Реализация блока Unit Delay Enabled Synchronous состоит из Synchronous Subsystem, который содержит блок Enabled Delay с Delay length одного и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и установили HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входные параметры на порте Enable.
Вы не можете использовать блок в Enabled Subsystem, Triggered Subsystem или блоках Resettable Subsystem то использование Classic семантика. Подсистема должна использовать Synchronous семантика.
