Exponenta Banner

Модули ввода-вывода FPGA Simulink Real-Time

Сгенерируйте и развернитесь, HDL-код на Simulink® Real-Time™ FPGA I/O Modules (требует Simulink Real-Time),

Можно сгенерировать файл программирования FPGA и интерфейс Simulink Real-Time FPGA I/O для развертывания на плате Speedgoat. Смотрите Рабочий процесс Генерации Ядра IP для Программируемых Simulink Модулей ввода-вывода Speedgoat.

Классы

развернуть все

hdlcoder.BoardОбъект регистрации плат, который описывает SoC пользовательская плата
hdlcoder.WorkflowConfigСконфигурируйте рабочие процессы развертывания и генерация HDL-кода
hdlcoder.ReferenceDesignРегистрационный объект исходного проекта, который описывает исходный проект SoC

Функции

развернуть все

socExportReferenceDesignЭкспортируйте пользовательский исходный проект для HDL Workflow Advisor
addExternalIOInterfaceЗадайте внешний интерфейс IO для объекта платы
addExternalPortInterfaceЗадайте интерфейс внешнего порта для объекта платы
addInternalIOInterfaceДобавьте и задайте внутренний интерфейс IO между сгенерированным IP базовые и существующие ядра IP
addAXI4MasterInterfaceДобавьте и задайте интерфейс AXI4 Master
addAXI4SlaveInterfaceДобавьте и задайте ведомый интерфейс AXI4
addAXI4StreamInterfaceИнтерфейс Add AXI4-Stream
addAXI4StreamVideoInterfaceДобавьте AXI4-потоковый Видеоинтерфейс
addClockInterfaceДобавьте часы и сбросьте интерфейс
addCustomEDKDesignЗадайте Xilinx файл проекта MHS EDK
addCustomQsysDesignЗадайте файл проекта Altera Qsys
addCustomVivadoDesignУкажите, что Xilinx Vivado экспортировал блочную конструкцию файл Tcl
addIPRepositoryВключайте модули IP от своей папки репозитория IP в вашем пользовательском исходном проекте
addParameterДобавьте и задайте пользовательские параметры для своего исходного проекта
validateReferenceDesignПроверяйте значения свойств в объект исходного проекта
validateBoardПроверяйте значения свойств в объект платы

Темы

Рабочий процесс генерации ядра IP для программируемых Simulink модулей ввода-вывода Speedgoat

Используйте рабочий процесс Генерации Ядра IP с модулями ввода-вывода Speedgoat и встройте ядро IP в исходный проект.

Целевые Советы FPGA программы или устройства SoC

Как программировать целевое Оборудование Intel или Xilinx.

Сгенерируйте подсистему интерфейса Simulink Real-Time для Simscape двухуровневая модель конвертера

Сгенерируйте модель интерфейса HDL-код и Simulink Real-Time из моделей Simscape™.

Поддержка FPGA Speedgoat с HDL Workflow Advisor

Реализация алгоритмов Simulink на FPGAs на борту модулей ввода-вывода FPGA Speedgoat.

Сопутствующая информация

Поиск и устранение проблем

Разрешите отказы синхронизации в генерации ядра IP и рабочих процессах ввода-вывода FPGA Simulink Real-Time

Разрешите отказы синхронизации в шаге Потока битов FPGA Сборки Рабочего процесса Генерации Ядра IP или Рабочего процесса ввода-вывода FPGA Simulink Real-Time для Находящихся в Vivado Советов.

Рекомендуемые примеры

FPGA Programming and Configuration on Speedgoat Simulink-Programmable I/O Modules

Программирование FPGA и настройка на программируемых Simulink модулях ввода-вывода Speedgoat

Выберите и запустите генерацию HDL-кода и рабочий процесс синтеза для целевого устройства Speedgoat.

Открыть скрипт
Deploy Simscape Buck Converter Model to Speedgoat IO Module Using HDL Workflow Script

Разверните модель понижающего конвертера Simscape в модуль Speedgoat IO Используя скрипт рабочего процесса HDL

Разверните понижающий конвертер, смоделированный в Simscape к модулям Speedgoat IO с помощью скрипта Рабочего процесса HDL.

Открыть скрипт
Hardware-in-the-Loop Implementation of Simscape Model on Speedgoat FPGA I/O Modules

Оборудование в реализации цикла модели Simscape на модулях ввода-вывода FPGA Speedgoat

Синтезируйте и сгенерируйте поток битов FPGA из модели полупериодного выпрямителя Simscape™ и загрузите поток битов на ввод-вывод FPGA Speedgoat 334-325K цель для Оборудования в цикле (HIL) реализация.

Открыть скрипт

Документация HDL Coder

Поддержка