HDL Coder™ соответствует следующим соглашениям о присвоении имен и инструкциям по программированию в абсолютных адресах и проверкам на моделирование построений, которые нарушают эти правила. HDL Coder сообщает о потенциальных нарушениях правила в HDL, кодирующем стандартный отчет. Чтобы избежать этих нарушений, см. рекомендации правила.
1. Проект A.A и соглашения о присвоении имен верхнего уровня
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.A.1 Предупреждение |
| По умолчанию HDL Coder генерирует код, который имеет тот же модуль и имя файла. Если вы используете | Если вы используете |
| Имя исходного файла должно использовать определенные рекомендуемые соглашения о присвоении имен и расширения файла. | Используйте VHDL file extension option в HDL Workflow Advisor или | |
1.A.A.2 Сообщение | Verilog/VHDL: Identifiers and names should follow recommended naming convention. | Имя в проекте не начинается с буквы или содержит символ кроме номера, буквы или подчеркивания. | Обновите имена в своем проекте так, чтобы они начали с буквы алфавита ( |
1.A.A.3 Сообщение | Verilog/VHDL: Keywords in Verilog-HDL(IEEE1364), SystemVerilog(v3.1a), and keywords in VHDL(IEEE1076.X) must not be used. | Существует Verilog®, SystemVerilog или ключевые слова VHDL® в именах в вашем проекте. | Обновите имена в своем проекте так, чтобы они не содержали Verilog, SystemVerilog или ключевые слова VHDL. Можно отключить эту проверку правила при помощи |
1.A.A.3vb Сообщение | VHDL: Do not use standard VHDL names. | HDL Coder не использует стандартные имена VHDL. | Никакое действие не требуется. |
1.A.A.4 Ошибка |
| Имя или имена в проекте не используют стандартное соглашение о присвоении имен. | Обновите имена в своем проекте так, чтобы они начали с буквы алфавита ( |
1.A.A.5 Ошибка |
| Два или больше имени в вашем проекте, в том же осциллографе, идентичны за исключением случая. Например, имена | Обновите имена в своем проекте так, чтобы никакие два имени в том же осциллографе не отличались только в случае, если. Можно отключить эту проверку правила при помощи |
1.A.A.6 Предупреждение |
| HDL Coder генерирует код, который выполняет это правило для Verilog и VHDL. | Никакое действие не требуется. |
| |||
1.A.A.9 Предупреждение | Verilog/VHDL: Top-level module/entity and port names should be less than or equal to 16 characters in length and not be mixed-case. | Модуль верхнего уровня, сущность или имя порта в сгенерированном коде более длинны, чем 16 символов или используют буквы со смешанным случаем. | Обновите обозначенное имя в своем проекте так, чтобы это было меньше чем или равно 16 символам долго, и все буквы являются нижним регистром. все буквы должны быть или всем верхним регистром или всем нижним регистром. Можно настроить это правило при помощи |
1. Соглашения о присвоении имен модуля A.B
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.B.1–1b Ошибка |
| Модуль, экземпляр или имя сущности в сгенерированном коде являются меньше чем 2 символами или больше чем 32 символами в длине. | Обновите обозначенное имя в своем проекте так, чтобы это было от 2 до 32 символов в длине. Можно настроить это правило при помощи |
|
1. Соглашения о присвоении имен сигнала A.C
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.C.3 Ошибка |
| Сигнал, порт, параметр, задает, или имя функции в сгенерированном коде является меньше чем 2 символами или больше чем 40 символами в длине. | Обновите имена функций или имена подсистемы в вашем проекте, чтобы быть от 2 до 40 символов в длине. Можно настроить это правило при помощи |
|
1. Нашей эры файл, пакет и соглашения о присвоении имен параметра
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.D.1 Предупреждение |
| Сгенерированные включают соответствие файлов эти расширения для испытательного стенда. | Никакое действие не требуется. |
| По умолчанию сгенерированным постфиксом файла пакета является | В диалоговом окне Configuration Parameters, на HDL Code Generation> Global Settings> панель General , задают Package postfix к | |
1.A.D.4 Предупреждение |
| HDL Coder не генерирует макросы в коде Verilog или переопределяет константы в коде VHDL. | Никакое действие не требуется. |
| |||
1.A.D.9 Предупреждение |
| HDL Coder не задает битную ширину, больше, чем 32 бита в сгенерированном коде. | Никакое действие не требуется. |
| Если вы используете дженерики в модуле верхнего уровня или если вы имеете параметры маски в своем проекте и устанавливаете | Если вы имеете параметры маски в своем проекте, устанавливаете |
1. Регистр A.E и соглашения о присвоении имен часов
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.E.2 Предупреждение |
| Часы, сброс, и включают сигналы, не используют рекомендуемое соглашение о присвоении имен. | В диалоговом окне Configuration Parameters, на HDL Code Generation> панель Global Settings, с помощью clock input port, reset input port и опции clock enable input port, обновляют имена для часов, сбрасывают и включают сигналы соответственно. Имена часов сигнала должны содержать |
1. Соглашения о присвоении имен архитектуры A.F
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.A.F.1 Предупреждение |
| В сгенерированном коде VHDL имя архитектуры не содержит RTL. | Во вкладке HDL Code Generation> Global Settings> General обновите VHDL architecture name, чтобы использовать имя архитектуры, которое содержит RTL. |
1.A.F.4 Предупреждение |
| По умолчанию HDL Coder описывает сущность и архитектуру кода VHDL в том же файле. Если вы устанавливаете | Установите |
1. Ограничения часов B.A
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.B.A.1 Сообщение |
| Ваш проект использует несколько ребер часов или содержит больше чем один сигнал часов. Если вы устанавливаете свойство ClockInputs на | Обновите свой проект, чтобы использовать один сигнал часов. В HDL Code Generation> панель Global Settings, набор Clock inputs к |
1.B.A.2 Ошибка |
| HDL Coder не создает фиксаторы и выполняет это правило. | Никакое действие не требуется. |
1.B.A.3 Ошибка |
| HDL Coder не создает комбинационные циклы. | Никакое действие не требуется. |
1. Триггер C.A синхронизирует ограничения
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.C.A.3 Предупреждение |
| HDL Coder не использует асинхронные сигналы сброса, как не сброшено или синхронные сигналы сброса. | Никакое действие не требуется. |
1.C.A.6 Ошибка |
| HDL Coder добавляет управляющую логику сброса вне DUT и не генерирует и асинхронный сброс и синхронные сигналы сброса. | Никакое действие не требуется. |
1.C.A.7 Предупреждение |
| HDL Coder не генерирует код и с асинхронным набором и сбрасывать сигналы. | Никакое действие не требуется. |
1. Соглашения сброса C.B
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.C.B.1a Сообщение |
| HDL Coder не пропускает асинхронный набор или сбрасывать сигналы. | Никакое действие не требуется. |
1.C.B.1b Сообщение |
| Сгенерированный код выполняет это правило, потому что DUT не содержит инстанцирование сброса. | Никакое действие не требуется. |
1.C.B.2 Предупреждение |
| HDL Coder использует только начальные сигналы сброса для асинхронного входа сброса триггера. | Никакое действие не требуется. |
1. Ограничения упаковки часов D.A
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.D.A.1 Предупреждение |
| HDL Coder генерирует код, который выполняет это правило, потому что DUT не содержит инстанцирование часов. | Никакое действие не требуется. |
1. Ограничения пропускания часов D.C
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.D.C.2–4 Сообщение |
| HDL Coder не использует выход триггеров как часы других триггеров или триггерные сигналы часов, когда нечасы сигнализируют. | Никакое действие не требуется. |
1.D.C.6 Сообщение |
| Если ваша модель Simulink® использует блок Triggered Subsystem с повышением и падающими триггерами и имеет | Отключите |
1. Ограничения иерархии часов D.D
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.D.D.2 Сообщение |
| Ваша модель Simulink использует несколько сигналов часов. | Обновите свой проект, чтобы использовать один сигнал часов. В HDL Code Generation> панель Global Settings, набор Clock inputs к |
1. Инструкции по размеру базисного блока F.A
Управляйте / Серьезность | Сообщение | Проблема | Рекомендации |
---|---|---|---|
1.F.A.4 Ошибка |
| HDL Coder генерирует отдельные модули для DUT, RAM, синхронизируя контроллер, так, чтобы это выполнило это правило. | Никакое действие не требуется. |