Exponenta Banner

Цель синтеза к отображению команды Tcl

HDL Workflow Advisor проводит вас по этапам генерации HDL-кода для подсистемы Simulink® и процесса проектирования FPGA, таким как:

  • Проверка модели для совместимости генерации HDL-кода и автоматически фиксация несовместимых настроек.

  • Генерация HDL-кода, испытательного стенда и скриптов, чтобы создать и запустить код и испытательный стенд.

  • Генерация cosimulation или испытательных стендов SystemVerilog DPI и покрытия кода (требует HDL Verifier™).

  • Синтез и анализ синхронизации посредством интеграции со сторонними инструментами синтеза.

  • Обратная корректировка проекта модели с информацией о критическом пути и другой информацией получена во время синтеза.

  • Полные автоматизированные рабочие процессы для выбранных целевых устройств разработки FPGA, включая FPGA в симуляции цикла (требует HDL Verifier), и рабочий процесс ввода-вывода FPGA Simulink Real-Time™.

Когда вы задаете цель синтеза в поле HDL Workflow Advisor Synthesis objective, или в Рабочем процессе HDL рабочий процесс CLI hdlcoder.Objective, программное обеспечение HDL Coder™ генерирует команды Tcl, которые характерны для вашего инструмента синтеза.

Altera Куарт II

Цель синтезаКоманды Tcl
Оптимизированная областьset_global_assignment -name OPTIMIZATION_TECHNIQUE "Area"
set_global_assignment -name FITTER_EFFORT "Standard Fit"
Оптимизированная компиляцияset_global_assignment -name OPTIMIZATION_TECHNIQUE "Balanced"
set_global_assignment -name FITTER_EFFORT "Fast Fit"
Оптимизированная скоростьset_global_assignment -name OPTIMIZATION_TECHNIQUE "Speed"
set_global_assignment -name FITTER_EFFORT "Standard Fit"

Xilinx Vivado 2014.4

Если ваша версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды Tcl
Оптимизированная областьset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Area_Explore" [get_runs impl_1]
Оптимизированная компиляцияset_property strategy "Flow_RuntimeOptimized" [get_runs synth1]
set_property strategy "Flow_Quick" [get_runs impl_1]
Оптимизированная скоростьset_property strategy {Vivado Synthesis Defaults} [get_runs synth_1]
set_property strategy "Performance_Explore" [get_runs impl_1]

Xilinx ISE 14.7 с PlanAhead

Если ваша версия инструмента отличается, команды Tcl немного отличаются.

Цель синтезаКоманды Tcl
Оптимизированная областьset_property strategy "AreaReduction" [get_runs synth_1]
set_property strategy "MapCoverArea" [get_runs impl_1]
Оптимизированная компиляцияset_property strategy "{XST Defaults}" [get_runs synth_1]
set_property strategy "{ISE Defaults}" [get_runs impl_1]
Оптимизированная скоростьset_property strategy "TimingWithIOBPacking" [get_runs synth_1]
set_property strategy "MapTiming" [get_runs impl_1]

Похожие темы

Документация HDL Coder

Поддержка