Используя блок State Control, чтобы сгенерировать более эффективный код с HDL Coder™
В этом примере показано, как использовать блок State Control, чтобы сгенерировать благоприятный для оборудования HDL-код с помощью HDL Coder.
Введение в блок State Control
Блок State Control является блоком, который изменяет поведение симуляции Simulink для его содержания подсистемы и всех подсистем, вложенных ниже его. Его цель состоит в том, чтобы более тесно смоделировать синхронное поведение синхронизированного цифрового оборудования, особенно относительно блоков, которые имеют состояние и используют явный, включают и сбрасывают сигналы.
Когда блок State Control будет помещен в подсистему и будет иметь свой набор параметров к ''Синхронному'', сгенерированный HDL-код будет большим количеством дружественного оборудования. Когда подсистема находится в режиме Synchronous, это отмечено графическим ''S'' в своем левом нижнем углу. Блок State Control с его набором параметров к ''Классике'' ведет себя тождественно, к тому, когда нет никакого блока State Control в подсистеме.
Различие в поведении симуляции между этими двумя режимами мало, но значительный к генерации эффективного HDL-кода. Различия фокусируются вокруг поведения симуляции, включающего явный сброс, и включают сигналы. Например, в режиме Synchronous, явный вход сброса блока имеет приоритет над блоком, включают входной сигнал.
Классическое поведение режима для Задержки с явным включает входной порт
HDL-код, сгенерированный HDL Coder, симулирует тождественно к модели, от которой это сгенерировано. В режиме Classic State Control сгенерированный код для определенных построений реализует субоптимальное оборудование из-за этого требования. Например, блок Delay с явным включают вход, сгенерирует обходной регистр, состоявший из регистра и мультиплексора, в дополнение к смоделированному регистру, чтобы получить поведение режима Simulink Classic.
Исследуйте содержимое Enabled_Delay.vhd, чтобы наблюдать дополнительные сигналы регистра и обходной регистр.
load_system('hdlcoder_statecontrol_model'); open_system('hdlcoder_statecontrol_model'); set_param('hdlcoder_statecontrol_model', 'SimulationCommand', 'update'); makehdl('hdlcoder_statecontrol_model/MAC FIR Block', 'TargetDirectory', 'hdlsrc_classic');
### Generating HDL for 'hdlcoder_statecontrol_model/MAC FIR Block'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('hdlcoder_statecontrol_model', { 'HDL Code Generation' } )">hdlcoder_statecontrol_model</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'hdlcoder_statecontrol_model'.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/Coeff ROM as hdlsrc_classic/hdlcoder_statecontrol_model/Coeff_ROM.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/Enabled_Delay as hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line/circular buffer logic as hdlsrc_classic/hdlcoder_statecontrol_model/circular_buffer_logic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line/SimpleDualPortRAM_generic as hdlsrc_classic/hdlcoder_statecontrol_model/SimpleDualPortRAM_generic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block/RAM delay line as hdlsrc_classic/hdlcoder_statecontrol_model/RAM_delay_line.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block as hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block.vhd.
### Generating package file hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block_pkg.vhd.
### Creating HDL Code Generation Check Report file:///tmp/BR2020bd_1444674_32127/publish_examples5/tp5035f7c5/hdlsrc_classic/hdlcoder_statecontrol_model/MAC_FIR_Block_report.html
### HDL check for 'hdlcoder_statecontrol_model' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
type hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd
-- -------------------------------------------------------------
--
-- File Name: hdlsrc_classic/hdlcoder_statecontrol_model/Enabled_Delay.vhd
-- Created: 2020-07-30 18:18:10
--
-- Generated by MATLAB 9.9 and HDL Coder 3.17
--
-- -------------------------------------------------------------
-- -------------------------------------------------------------
--
-- Module: Enabled_Delay
-- Source Path: hdlcoder_statecontrol_model/MAC FIR Block/Enabled_Delay
-- Hierarchy Level: 1
--
-- -------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
ENTITY Enabled_Delay IS
PORT( clk : IN std_logic;
reset : IN std_logic;
enb : IN std_logic;
din_re : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
din_im : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
LocalEnable : IN std_logic;
Out1_re : OUT std_logic_vector(33 DOWNTO 0); -- sfix34_En31
Out1_im : OUT std_logic_vector(33 DOWNTO 0) -- sfix34_En31
);
END Enabled_Delay;
ARCHITECTURE rtl OF Enabled_Delay IS
-- Signals
SIGNAL din_re_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL din_im_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_bypass_delay_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_bypass_delay_im : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_reg_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL Enabled_Delay_reg_im : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_im : signed(33 DOWNTO 0); -- sfix34_En31
BEGIN
din_re_signed <= signed(din_re);
din_im_signed <= signed(din_im);
Enabled_Delay_1_process : PROCESS (clk, reset)
BEGIN
IF reset = '1' THEN
Enabled_Delay_bypass_delay_re <= to_signed(0, 34);
Enabled_Delay_bypass_delay_im <= to_signed(0, 34);
Enabled_Delay_reg_re <= to_signed(0, 34);
Enabled_Delay_reg_im <= to_signed(0, 34);
ELSIF clk'EVENT AND clk = '1' THEN
IF enb = '1' AND LocalEnable = '1' THEN
Enabled_Delay_bypass_delay_im <= Enabled_Delay_reg_im;
Enabled_Delay_reg_im <= din_im_signed;
Enabled_Delay_bypass_delay_re <= Enabled_Delay_reg_re;
Enabled_Delay_reg_re <= din_re_signed;
END IF;
END IF;
END PROCESS Enabled_Delay_1_process;
dout_re <= Enabled_Delay_reg_re WHEN LocalEnable = '1' ELSE
Enabled_Delay_bypass_delay_re;
dout_im <= Enabled_Delay_reg_im WHEN LocalEnable = '1' ELSE
Enabled_Delay_bypass_delay_im;
Out1_re <= std_logic_vector(dout_re);
Out1_im <= std_logic_vector(dout_im);
END rtl;
Синхронное поведение режима для Задержки с явным включает входной порт
Блок Delay с явным включает в режиме Synchronous State Control, сгенерирует HDL-код, который создает более эффективное оборудование. Реализация не содержит обходной регистр.
Исследуйте Enabled_Delay_Sync.vhd и отметьте улучшение сгенерированного кода по сравнению с режимом Classic выход.
makehdl('hdlcoder_statecontrol_model/MAC FIR Block Sync', 'TargetDirectory', 'hdlsrc_sync');
### Generating HDL for 'hdlcoder_statecontrol_model/MAC FIR Block Sync'.
### Using the config set for model <a href="matlab:configset.showParameterGroup('hdlcoder_statecontrol_model', { 'HDL Code Generation' } )">hdlcoder_statecontrol_model</a> for HDL code generation parameters.
### Starting HDL check.
### Begin VHDL Code Generation for 'hdlcoder_statecontrol_model'.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/Coeff ROM as hdlsrc_sync/hdlcoder_statecontrol_model/Coeff_ROM.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/Enabled Delay Sync as hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/circular buffer logic as hdlsrc_sync/hdlcoder_statecontrol_model/circular_buffer_logic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/SimpleDualPortRAM_generic as hdlsrc_sync/hdlcoder_statecontrol_model/SimpleDualPortRAM_generic.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line as hdlsrc_sync/hdlcoder_statecontrol_model/RAM_delay_line.vhd.
### Working on hdlcoder_statecontrol_model/MAC FIR Block Sync as hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync.vhd.
### Generating package file hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync_pkg.vhd.
### Creating HDL Code Generation Check Report file:///tmp/BR2020bd_1444674_32127/publish_examples5/tp5035f7c5/hdlsrc_sync/hdlcoder_statecontrol_model/MAC_FIR_Block_Sync_report.html
### HDL check for 'hdlcoder_statecontrol_model' complete with 0 errors, 0 warnings, and 0 messages.
### HDL code generation complete.
type hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd
-- -------------------------------------------------------------
--
-- File Name: hdlsrc_sync/hdlcoder_statecontrol_model/Enabled_Delay_Sync.vhd
-- Created: 2020-07-30 18:18:22
--
-- Generated by MATLAB 9.9 and HDL Coder 3.17
--
-- -------------------------------------------------------------
-- -------------------------------------------------------------
--
-- Module: Enabled_Delay_Sync
-- Source Path: hdlcoder_statecontrol_model/MAC FIR Block Sync/Enabled Delay Sync
-- Hierarchy Level: 1
--
-- -------------------------------------------------------------
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
ENTITY Enabled_Delay_Sync IS
PORT( clk : IN std_logic;
reset : IN std_logic;
enb : IN std_logic;
din_re : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
din_im : IN std_logic_vector(33 DOWNTO 0); -- sfix34_En31
LocalEnable : IN std_logic;
Out1_re : OUT std_logic_vector(33 DOWNTO 0); -- sfix34_En31
Out1_im : OUT std_logic_vector(33 DOWNTO 0) -- sfix34_En31
);
END Enabled_Delay_Sync;
ARCHITECTURE rtl OF Enabled_Delay_Sync IS
-- Signals
SIGNAL din_re_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL din_im_signed : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_re : signed(33 DOWNTO 0); -- sfix34_En31
SIGNAL dout_im : signed(33 DOWNTO 0); -- sfix34_En31
BEGIN
din_re_signed <= signed(din_re);
din_im_signed <= signed(din_im);
Enabled_Delay_process : PROCESS (clk, reset)
BEGIN
IF reset = '1' THEN
dout_re <= to_signed(0, 34);
dout_im <= to_signed(0, 34);
ELSIF clk'EVENT AND clk = '1' THEN
IF enb = '1' AND LocalEnable = '1' THEN
dout_re <= din_re_signed;
dout_im <= din_im_signed;
END IF;
END IF;
END PROCESS Enabled_Delay_process;
Out1_re <= std_logic_vector(dout_re);
Out1_im <= std_logic_vector(dout_im);
END rtl;
Enabled подсистемы
Когда модель будет иметь Enabled подсистему в режиме Synchronous, код, сгенерированный для него, будет также улучшен. Режим Synchronous Enabled подсистема больше не будет генерировать обходные регистры на подсистеме выходные параметры. Кроме того, любые регистры в Enabled подсистеме, которые имеют явный, включают входные параметры, также покажет те же улучшения, как обсуждено ранее.
Блоки MATLAB function и синхронный режим
Блоки MATLAB function требуют более точной настройки для того, чтобы использоваться в режиме Synchronous. Если блок содержит прямой комбинаторный путь от входа блока, чтобы вывести, дополнительная установка должна быть включена на блоке.
Меню данных Edit выбирает панель инструментов MATLAB, открывает Порты блока MATLAB function и Менеджер данных. Каждый блок, содержащий комбинаторный выход path, должен быть отмечен как разрешение прямого сквозного соединения.
Эта установка позволяет коду быть сгенерированным в режиме Synchronous от блока MATLAB function, когда тот блок имеет и комбинаторные и последовательные пути в своем коде.
open_system('hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line') open_system('hdlcoder_statecontrol_model/MAC FIR Block Sync/RAM delay line/circular buffer logic')
Для получения дополнительной информации
Чтобы узнать больше о блоке State Control, обратитесь к документации блока.